ASIC 및 SoC

ASIC의 알고리즘 모델링, 검증 및 프로그래밍

도메인 전문가와 하드웨어 엔지니어는 ASIC 디자인을 프로토타이핑하고 제품화하기 위해서 MATLAB® 및 Simulink® 를 사용합니다. MATLAB 및 Simulink로 할 수 있는 작업은 다음과 같습니다.

  • 사양 오해의 소지를 없애기 위해 ASIC 하드웨어에 맞게 알고리즘 수정하기
  • 하이 레벨 추상화로 시스템 온 칩(System-on-Chip) 동작 시뮬레이션
  • 시스템 레벨 모델과 테스트 케이스를 재사용한 검증 시작
  • 제품에 적용가능한 RTL 생성

"Simulink 환경은 시스템 레벨 아키텍처 탐색에 이상적입니다. 이 시뮬레이션은 기존에 우리가 사용하던워크플로보다 200배 더 빠르고, Simulink 모델은 HDL 코드뿐만 아니라 C 코드로도 쉽게 변환될 수 있으며, 이는 확장성 및 재사용성을 높여줍니다."

Ken Chen, Faraday

ASIC 및 SoC 와 MATLAB 사용하기 

ASIC 설계 모델링 

디지털 알고리즘에 hardware architecture (8:13)를 반영합니다. 여기에는 fixed-point quantization (30:45)가 포함되어 있어 더 효율적으로 리소스를 사용할 수 있으며, native floating-point (8:55)  코드 생성이 포함되어 있어 FPGA에서 더 쉽게 프로토타입을 제작할 수 있습니다. 다양한 테스트와 골든 레퍼런스 알고리즘을 재사용하여, 각각의 지속적인 개선결과에 대해 시뮬레이션 합니다.

HDL Coder™는 HDL로 변환 가능한 Simulink 및 MATLAB 함수 블록 및 Stateflow ® 차트에서 직접 합성 가능한 VHDL 또는 Verilog를 생성합니다. 동일한 모델에서 초기 FPGA 프로토타이핑 (20:51) 및 제품 구현을 위한 코드를 생성할 수 있습니다. 이 접근 방식은 하드웨어 설계와 검증 워크플로에 대한 민첩성과 재사용성을높여줍니다.


시스템 온 칩 동작 시뮬레이션

구현하기 전에 시스템 레벨의 버그와 성능 문제를 식별하여 제거하기 위해 고수준의추상화를 통해 디지털, 아날로그 및 소프트웨어 기능을 함께 모델링합니다.  SoC Blockset™을 사용하여 메모리와 내부 및 외부 연결뿐만 아니라 스케줄링 및 운영체제 영향을 시뮬레이션 합니다.

Simulink Test™를 사용하여 시스템 레벨의 테스트 케이스를 구축 및 자동화하고, Simulink Coverage™를 사용하여 요구 사항을 충족하는 지표를 리포트 합니다.

프로젝트 전체에 걸쳐 등가성과 SoC 수준의 호환성을 확인하고, 서브시스템을 개선하면서 SoC를 지속적으로 검증합니다.


설계 초기 단계에 검증 시작하기

HDL Verifier™는 FPGA 설계를 검증하기 위해 MATLAB 및 Simulink 테스트 환경을 다시 사용합니다. 

cosimulation (5:35)을 사용하면 Mentor Graphics 또는 Cadence Design System의 시뮬레이터에서 실행되는 Verilog 또는 VHDL 과 MATLAB 또는 Simulink 테스트 벤치를 연결하여 자동으로 실행할 수 있습니다.

아날로그 또는 디지털 모델을 Synopsys, Cadence Design Systems 또는 Mentor Graphics의 SystemVerilog 시뮬레이터에서 레퍼런스 모델, 테스트 입력 또는 빠른 시뮬레이션 모델 사용하기 위해 SystemVerilog DPI (5:19) 컴포넌트로 내보냅니다.


제품화를 위한 ASIC 설계

도메인 전문가와 하드웨어 엔지니어는 MATLAB 및 Simulink를 사용하여 무선통신, 비디오/이미지 처리, motor and power control (24:20), safety-critical 애플리케이션과 같은 제품양산용 FPGA 및 SoC 설계를 위해 협업합니다.

광범위한 아키텍처 옵션을 탐색한 다음 구현 목표를 달성하기 위해 HDL Coder의 하이 레벨 합성optimizations (49:42)를 사용합니다. 모델과 요구 사항을 역추적할 수 있는 가독성 높은 RTL을 자동으로 생성합니다. HDL Coder는 합성 가능하고 설계 규칙을 따르는 RTL과 함께 다양한 AXI4 인터페이스를 생성하여 SoC에 쉽게 통합할 수 있습니다.