Vision HDL Toolbox
FPGA 및 ASIC을 위한 영상 처리, 비디오, 컴퓨터 비전 시스템 설계하기
Vision HDL Toolbox™는 FPGA 및 ASIC의 비전 시스템 설계 및 구현을 위한 픽셀 스트리밍 알고리즘을 제공합니다. 다양한 인터페이스 유형, 프레임 사이즈, 프레임 속도 세트를 지원하는 설계 프레임워크입니다. 이 툴박스의 영상 처리, 비디오 및 컴퓨터 비전 알고리즘은 HDL 구현에 적합한 아키텍처를 사용합니다.
툴박스 알고리즘은 가독성 높고 합성 가능한 VHDL® 및 Verilog®코드를 생성하도록 설계되어 있습니다(HDL Coder™ 사용). 생성된 HDL 코드는 최고 8k 해상도와 높은 프레임 레이트(High Frame Rate) 비디오에 대해 FPGA상에서 검증되었습니다.
툴박스의 기능은 MATLAB® 함수, System objects™, Simulink® 블록 형태로 제공됩니다.
시작하기:
자율주행
차선 감지, 움푹 팬 곳 감지 및 스테레오 변위 계산용으로 검증된 서브시스템을 이용해서 자율주행 시스템 구축을 시작해 보세요.
특징 검출
감시, 객체 추적, 산업용 검사 및 기타 어플리케이션을 개발하기 위해서 스트리밍 하드웨어로 특징 검출 기법을 구현하는 방법에 대해서 학습합니다.
카메라 파이프라인
노이즈 제거, 감마 보정 및 히스토그램 구현 예제를 사용하여 이미지 보정 하드웨어 개발을 바로 시작합니다.
경계 검출 FPGA 어플리케이션용 이미지 조절.
하드웨어 가속을 이용한 화상처리
변환, 필터링, 모폴로지 및 통계와 같은 화상 처리 알고리즘의 효율적인 하드웨어 구현에 대해 모델링하고 시뮬레이션 합니다. 그런 다음 HDL Coder를 사용하여 합성 가능한 VHDL 또는 Verilog RTL을 생성합니다.
HDL 지원 Edge Detector 블록 및 구성 가능한 파라미터.
클록당 여러 개의 픽셀 처리
4 또는 8픽셀의 병렬 스트림을 지정하여 FPGA 클록 레이트에서 4k, 8k 또는 높은 프레임 레이트의 비디오를 처리합니다. 지정된 병렬 처리로 시뮬레이션 및 코드 생성이 지원되도록 기본 하드웨어 구현이 자동으로 업데이트됩니다.
최대 8개의 픽셀이 병렬로 처리되도록 지정.
내장 하드웨어 데이터 관리
Vision HDL Toolbox 블록을 사용하면 제어 신호, 관심 영역(ROI) 창 및 라인 버퍼와 같은 스트리밍 입력 데이터를 자동으로 관리할 수 있습니다. HDL Coder를 사용하여 모델링하고 시뮬레이션 한 제어 기능을 VHDL 또는 Verilog RTL로 생성합니다.
자동으로 행을 버퍼링하여 경계 검출용 ROI 창을 만듭니다.
프레임과 픽셀 간 변환
하드웨어상에서 처리를 위해 풀 프레임 비디오를 제어신호를 포함한 픽셀 스트림으로 변환합니다. 그런 다음 스트리밍 하드웨어 출력을 골든 레퍼런스 알고리즘에 대해 검증하기 위해 프레임으로 변환합니다.
하드웨어 처리를 위해 이미지 프레임을 제어신호와 픽셀 스트림으로 변환해주는 Frame To Pixel 블록.
MATLAB 및 Simulink 검증 예제와 템플릿
하드웨어 구현을 검증하기 위한 Image Processing ToolboxTM 및 Computer Vision ToolboxTM 알고리즘 및 테스트의 사용 방법을 알아봅니다.
프레임 기반 알고리즘을 사용하여 스트리밍 하드웨어 구현 검증하기.
HDL 및 FPGA Cosimulation
HDL Verifier™를 사용하여 RTL 시뮬레이션 또는 MATLAB 또는 Simulink 테스트 환경에 연결된 FPGA 개발 키트로 하드웨어 서브시스템을 검증합니다.
HDL Verifier는 Xilinx®, Intel® 및 Microsemi FPGA 보드를 사용하여 FPGA in-the-loop 검증을 지원합니다.
라이브 비디오 입력으로 플랫폼 프로토타이핑
Xilinx® Zynq® 기반 하드웨어용 Computer Vision Toolbox Support Package를 다운로드하고 HDL Coder 및 Embedded Coder®를 이용하여 MATLAB 또는 Simulink 구현 결과에서 코드를 생성하여 화상 처리 응용 프로그램을 프로토타이핑하십시오.
실제 비디오 입력으로 FPGA 하드웨어에서 디자인을 프로토타이핑
제품 적용
HDL Coder를 사용하여 하드웨어 서브시스템 모델로부터 고품질의 타겟 독립적인 RTL 및 AXI 인터페이스를 생성합니다.
SoC 인터커넥트 인터페이스로 코드를 생성합니다.
FPGA를 위한 화상 처리
프로토타입 제작과 시스템 구축 적용을 위해 비전 어플리케이션을 FPGA로 타겟팅하는 주요 개념과 워크플로를 소개하는 5부작 비디오 시리즈를 시청하십시오.
코너 검출기 블록 및 System Object
FAST 알고리즘을 사용하여 특징 검출
채우기 없는 라인 버퍼
라인 버퍼 메모리를 사용하는 블록에서 채우기를 추가하지 않도록 옵션 지정
크기 조정 예제
지정된 인자만큼 이미지 프레임의 크기 줄이기
외부 메모리 모델링 예제
외부 메모리의 프레임 버퍼링이 필요한 비전 알고리즘을 모델링하는 방법 알아보기(SoC Blockset 필요)
Xilinx Zynq 기반 하드웨어상의 컴퓨터 비전
Avnet FMC-HDMI-CAM 모듈과 Zynq UltraScale+ MPSoC 타게팅
포그(Fog) 수정 예제
흐릿한 이미지를 보정하여 선명도 증대
이 기능과 그에 상응하는 함수에 대한 세부 정보는 릴리스 정보를 참조하세요.
FPGA를 위한 화상 처리
프로토타입 제작과 시스템 구축 적용을 위해 비전 어플리케이션을 FPGA로 타겟팅하는 주요 개념과 워크플로를 소개하는 5부작 비디오 시리즈를 시청하십시오.
