HDL Verifier

 

HDL Verifier

HDL 시뮬레이터와 FPGA in-the-loop 테스트 벤치를 사용한 VHDL 및 Verilog 검증

 

HDL Verifier™는 Verilog® 및 VHDL® 설계 검증용 테스트 벤치를 자동으로 생성합니다. MATLAB® 또는 Simulink®를 사용하여 디자인을 직접 시뮬레이션한 다음 HDL Cosimulation 또는 Xilinx®, Intel® 및 Microsemi® FPGA 보드에서 FPGA in-the-loop를 사용하여 결과을 분석할 수 있습니다. 이 접근 방식을 사용하면 별도의 Verilog 또는 VHDL 테스트 벤치를 작성하지 않아도 됩니다.

HDL Verifier는 또한 Cadence®, Mentor Graphics® 및 Synopsys®의 시뮬레이터에서 MATLAB 및 Simulink 모델을 기본적으로 재사용하는 컴포넌트를 생성합니다. 이러한 컴포넌트는 범용 검증 방법론(UVM)을 사용하는 것과 같은 더 복잡한 테스트 벤치 환경에서 검증 체커 모델이나 테스트 입력으로 사용될 수 있습니다.

 

HDL Cosimulation

HDL 코드 구현결과가 MATLAB 알고리즘 및 Simulink 모델과 일치하는지 검증합니다.

시스템 설계 디버깅 및 검증하기

Verilog 또는 VHDL 코드가 시스템 요구사양을 충족하는지 확인하려면 MATLAB 및 Simulink에서 시스템 테스트 벤치와 골든 레퍼런스 모델을 사용합니다. MATLAB 또는 Simulink와 함께 Cadence® Incisive® 및 Xcelium™ 시뮬레이터, Mentor Graphics® ModelSim® 및 Questa® 시뮬레이터 또는 Xilinx® Vivado® 시뮬레이터를 사용하여 디자인을 검증합니다..

HDL Cosimulation으로 Simulink 모델 검증하기.

기존 HDL 코드 통합하기

레거시 또는 Third-Party사의 HDL 코드를 시스템 레벨 시뮬레이션을 위해 MATLAB 알고리즘 또는 Simulink 모델에 통합합니다. Cosimulation Wizard를 사용하여 Verilog 또는 VHDL 코드를 자동으로 가져와서 Mentor Graphics 또는 Cadence HDL 시뮬레이터에 연결합니다.

Cosimulation Wizard를 사용하여 VHDL 또는 Verilog 가져오기.

HDL 코드 커버리지 측정하기

Mentor Graphics 및 Cadence HDL 시뮬레이터에서 코드 커버리지 분석 툴과 대화형 소스 디버거를 사용하여 Simulink로 테스트 벤치를 만들고 평가합니다. 배치(Batch) 시뮬레이션을 구동하기 위해 대화형 테스트 또는 작성 스크립트를 수행합니다.

Cosimulation 으로 코드 커버리지 통계 얻기.

SystemVerilog DPI 생성

MATLAB 알고리즘 또는 Simulink 모델을 Synopsys VCS®, Cadence Incisive 또는 Xcelium 및 Mentor Graphics ModelSim 또는 Questa와 같은

ASIC 또는 FPGA 검증 환경으로 내보냅니다.

컴포넌트 내보내기

기능 검증 환경에서 사용하기 위한 Behavior Model 로 SystemVerilog DPI 컴포넌트를 MATLAB 함수 또는 Simulink 서브 시스템으로부터 생성합니다.

SystemVerilog 컴포넌트 생성하기

UVM 지원

MATLAB 함수 또는 Simulink 모델에서 검증 컴포넌트를 생성하고 범용 검증 방법론(UVM)을 사용하여 스코어 보드 또는 시퀀스 항목으로 테스트 벤치에 통합합니다.

기능검증 위한 UVM 환경.

SystemVerilog Assertions

Simulink 모델의 Assertion에서 네이티브 SystemVerilog Assertion을 생성합니다. 생성된 Assertion을 사용하여 Simulink와 생산 검증 환경에서 일관된 설계 동작을 검증합니다.

Assertion 블록에서 코드 생성하기.

하드웨어 기반 검증

MATLAB 또는 Simulink 테스트 환경에 연결된 FPGA 보드에서 알고리즘을 디버그 하고 검증합니다.

FPGA-in-the-Loop 테스트

MATLAB 또는 Simulink에서 실행되는 시스템 테스트 벤치를 사용하여 FPGA 보드에서 실행되는 HDL 구현결과를테스트합니다. 호스트 컴퓨터를 Ethernet, JTAG 또는 PCI Express®를 통해 Xilinx, Intel® 및 Microsemi® FPGA 보드에 자동으로 연결합니다.

FPGA 보드를 이용한 FPGA-in-the-Loop  검증 수행하기. 

FPGA 데이터 캡처

FPGA에서 실행되는 디자인에서 고속 신호를 캡쳐 후, 자동으로 MATLAB에 로드하여 결과를 관찰하고 분석합니다. 디자인 내부의 신호를 분석하여 예상되는 동작을 확인하거나 예외 사항이 있는지 여부를 조사합니다.

분석을 위해 신호를 캡쳐하고 MATLAB 에 업로드하기.

읽기/쓰기를 위한 메모리 액세스

MathWorks의 IP 코어를 FPGA 디자인 내부에 삽입하여 JTAG, Ethernet 또는 PCI Express를 통해 MATLAB에서 온보드(On-board) 메모리에 액세스합니다. AXI 레지스터에 대한 읽기 또는 쓰기 액세스를 통해 FPGA 알고리즘을 테스트하고 MATLAB과 온보드 메모리 간에대량의 신호 또는 이미지 파일을 전송합니다.

MATLAB에서 온보드 메모리 위치에 액세스하기.

HDL Coder로 통합하기

HDL Coder와 함께 HDL Verifier를 사용하여 HDL 검증 작업을 자동화합니다.

HDL Cosimulation 자동화

HDL 워크플로 어드바이저 툴에서 HDL Coder™
 에 의해 생성된 Verilog 또는 VHDL 코드의 자동 검증을 수행합니다.

HDL 워크플로 어드바이저를 사용하여 HDL Cosimulation 모델 생성하기.

FPGA 테스트 자동화

Xilinx, Intel 및 Microsemi 개발 툴과의 통합을 통해 FPGA 비트 스트림을 생성함으로써 MATLAB 또는 Simulink의 테스트 벤치에서 하드웨어 검증을 수행합니다. Simulink 모델에 테스트 포인트를 추가하여 신호를 캡처하고 MATLAB에 로드하여 보고 분석합니다.

HDL 워크플로 어드바이저를 사용하여 FPGA-in-the-Loop 모델 생성하기.

SystemVerilog DPI 테스트 벤치

HDL 코드 생성 시에 Simulink 모델에서 SystemVerilog 테스트 벤치를 생성합니다. Synopsys VCS, Cadence Incisive 또는 Xcelium, Mentor Graphics ModelSim 또는 Questa 및 Xilinx Vivado 시뮬레이터를 포함한 HDL 시뮬레이터와 함께 테스트 벤치를 사용하여 생성된 Verilog 또는 VHDL 코드를 검증합니다.

HDL Coder를 사용하여 DPI 컴포넌트 생성하기.

TLM-2.0 생성

시뮬링크로 부터 IEEE®1666 SysemC™ TLM 2.0 호환 가능한한 트랜잭션 레벨 모델 생성하기

가상 프로토타입

가상 플랫폼 시뮬레이션에 사용하기 위해 TLM 2.0 인터페이스를 지원하는 SystemC 가상 프로토타입 모델을 생성합니다.

Simulink 모델로부터 가상 플랫폼 실행 파일 생성하기.

IP-XACT 지원

IP-XACT™ XML 파일을 커스터마이즈 합니다. TLM 인터페이스를 사용자 지정합니다. TLM 생성기를 사용하여 Simulink와 생성된 TLM 구성 요소 간의 매핑 정보가 있는 IP-XACT 파일을 생성합니다.

Simulink 모델에서 IP-XACT 파일 생성하기.

최신 기능

HDL Coder로 FPGA 데이터 캡처 통합하기

Simulink에서 테스트 포인트를 사용하여 FPGA 테스트 중에 캡처할 신호 지정하기

MATLAB: 이더넷을 통한 AXI 마스터

이더넷을 통해 MATLAB과 FPGA 보드를 연결하여 읽기 및 쓰기 작업 수행하기

MATLAB: PCI Express를 통한 AXI 마스터

PCI Express를 통해 MATLAB과 FPGA 보드를 연결하여 고속 읽기 및 쓰기 작업 수행하기

Simulink 테스트에서 SystemVerilog 어설션 생성하기

생성된 DPI 컴포넌트의 Assertion에 대한 테스트 평가 블록 맵핑

DPI 구성 요소용 SystemVerilog 인터페이스 생성하기

SystemVerilog DPI 구성 요소를 생성할 때 포트 목록 또는 SystemVerilog 인터페이스 선언 중에서 선택합니다. 

FTDI USB-JTAG 케이블 지원하기

AXI 마스터 및 FPGA 데이터 캡처를 위해 MATLAB과 FTDI USB-JTAG 연결하기. 

이 기능과 그에 상응하는 함수에 대한 자세한 내용은 릴리스 정보를 확인하여 주십시오.

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