HDL Verifier
HDL 시뮬레이터와 FPGA 보드를 이용하여 Verilog와 VHDL을 테스트하고 검증합니다.
HDL Verifier™를 이용하면 FPGA, ASIC, SoC에 사용되는 Verilog® 및 VHDL®를 테스트하고 검증할 수 있습니다. HDL 시뮬레이터와의 Cosimulation을 이용하여 MATLAB® 또는 Simulink®에서 실행되는 테스트 벤치와 비교하여 RTL을 검증할 수 있습니다. FPGA 및 SoC 개발 보드와 함께 이런 동일한 테스트 벤치를 사용하여, 하드웨어에서 HDL 구현을 검증할 수 있습니다.
HDL Verifier는 Xilinx® 및 Intel® 보드에서 FPGA 구현을 디버깅하고 테스팅하기 위한 툴을 제공합니다. 설계를 하드웨어에서 테스트하기 위해, MATLAB을 이용하여 메모리에 매핑된 레지스터에 쓰고 읽을 수 있습니다. 설계에 프로브를 삽입하고 트리거 조건을 설정하여, 내부 신호를 MATLAB에 업로드해서 시각화와 분석을 할 수 있습니다.
HDL Verifier는 UVM(Universal Verification Methodology) 테스트 벤치 등 RTL 테스트 벤치에서 사용할 검증 모델을 생성합니다. 이러한 모델들은 SystemVerilog DPI(Direct Programming Interface)를 지원하는 시뮬레이터에서 네이티브로 실행됩니다.
시작하기:
시스템 디자인 디버깅 및 검증하기
MATLAB 및 Simulink에서 시스템 테스트 벤치와 골든 레퍼런스 모델을 사용하여 Verilog 또는 VHDL 코드가 기능 사양에 부합하는지 검증하십시오. Cadence® Incisive® 및 Xcelium ™ 시뮬레이터 또는 Mentor Graphics® ModelSim® 및 Questa® 시뮬레이터와 함께 MATLAB 또는 Simulink를 사용하여 설계를 검증하십시오.
HDL Cosimulation으로 Simulink 모델 검증하기
기존 HDL 코드 통합하기
레거시 또는 써드파티 HDL 코드를 시스템 레벨 시뮬레이션을 위해 MATLAB 알고리즘 또는 Simulink 모델에 통합합니다. Cosimulation Wizard를 사용하여 Verilog 또는 VHDL 코드를 자동으로 가져와서 Mentor Graphics 또는 Cadence HDL 시뮬레이터에 연결합니다.
Cosimulation Wizard를 사용하여 VHDL 또는 Verilog 가져오기.
HDL 코드 커버리지 측정하기
Mentor Graphics와 Cadence HDL 시뮬레이터의 코드 커버리지 분석 툴과 대화형 소스 디버거에서 나온 결과를 이용하여 Simulink에서 테스트 벤치를 평가하고 정교화합니다. 배치 시뮬레이션을 구동하기 위해 대화형 테스트 또는 작성 스크립트를 수행합니다.
Cosimulation으로 코드 커버리지 통계 얻기.
UVM 구성요소 생성
Simulink 모델에서 완전한 UVM(Universal Verification Methodology) 테스트 벤치를 생성하십시오. UVM 시퀀스, 스코어보드, DUT(Designs-Under-Test) 등 검증 구성요소를 생성하고 그것들을 프로덕션 테스트 벤치에 통합하십시오.
기능 검증을 위한 UVM 환경.
SystemVerilog DPI 구성요소 생성하기
Synopsys VCS®, Cadence Incisive 또는 Xcelium, Mentor Graphics ModelSim 또는 Questa 등 기능 검증 환경에서 사용하기 위한 Behavior Model로서 SystemVerilog DPI 구성요소를 MATLAB 함수 또는 Simulink 서브시스템으로부터 생성합니다.
SystemVerilog 구성요소 생성하기
SystemVerilog Assertions
Simulink 모델의 Assertion에서 네이티브 SystemVerilog 어설션을 생성합니다. 생성된 Assertion을 사용하여 Simulink와 생산 검증 환경에서 일관된 설계 동작을 검증합니다.
Assertion 블록에서 코드 생성하기.
FPGA-in-the-Loop 테스트
MATLAB 또는 Simulink에서 실행되는 시스템 테스트 벤치를 사용하여 FPGA 보드에서 실행되는 HDL 구현결과를 테스트합니다. 호스트 컴퓨터를 Ethernet, JTAG 또는 PCI Express®를 통해 Xilinx, Intel® 및 Microsemi® FPGA 보드에 자동으로 연결합니다.
FPGA 보드를 이용한 FPGA-in-the-Loop 검증 수행하기.
FPGA 데이터 캡처
FPGA에서 실행되는 디자인에서 고속 신호를 캡쳐 후, 자동으로 MATLAB에 로드하여 결과를 관찰하고 분석합니다. 디자인 내부의 신호를 분석하여 예상되는 동작을 확인하거나 예외 사항이 있는지 여부를 조사합니다.
분석을 위해 신호를 캡쳐하고 MATLAB 에 업로드하기.
읽기/쓰기를 위한 메모리 액세스
MathWorks의 IP 코어를 FPGA 디자인에 삽입하여 JTAG, 이더넷 또는 PCI Express를 통해 MATLAB에서 온보드(On-board) 메모리 위치에 액세스합니다. AXI 레지스터에 대한 읽기 또는 쓰기 액세스를 통해 FPGA 알고리즘을 테스트하고 MATLAB과 온보드(On-board) 메모리 간에 대량의 신호 또는 이미지 파일을 전송합니다.
MATLAB에서 온보드 메모리 위치에 액세스하기.
HDL Cosimulation 자동화
HDL 워크플로 어드바이저 툴에서 직접 다운로드한 HDL Coder 에 의해 생성된 Verilog 또는 VHDL 코드의 자동 검증을 수행합니다.
HDL 워크플로 어드바이저를 사용하여 HDL Cosimulation 모델 생성하기.
FPGA 테스트 자동화
Xilinx, Intel 및 Microsemi 개발 툴과의 통합을 통해 FPGA 비트 스트림을 생성함으로써 MATLAB 또는 Simulink의 테스트 벤치에서 하드웨어 검증을 수행합니다. Simulink 모델에 테스트 포인트를 추가하여 신호를 포착하고, 그것들을 MATLAB에 로딩하여 보고 분석하십시오.
HDL 워크플로 어드바이저를 사용하여 FPGA-in-the-Loop 모델 생성하기.
SystemVerilog DPI 테스트 벤치
HDL 코드 생성 시에 Simulink 모델에서 SystemVerilog 테스트 벤치를 생성합니다. Synopsys VCS, Cadence Incisive 또는 Xcelium, Mentor Graphics ModelSim 또는 Questa 및 Xilinx Vivado 시뮬레이터를 포함한 HDL 시뮬레이터와 함께 테스트 벤치를 사용하여 생성된 Verilog 또는 VHDL 코드를 검증합니다.
HDL Coder를 사용하여 DPI 컴포넌트 생성하기.
가상 프로토타입
가상 플랫폼 시뮬레이션에 사용하기 위해 TLM 2.0 인터페이스를 지원하는 SystemC 가상 프로토타입 모델을 생성합니다.
Simulink 모델로부터 가상 플랫폼 실행 파일 생성하기.
IP-XACT 지원
IP-XACT™ XML 파일을 가져와서 생성한 컴포넌트의 TLM 인터페이스를 커스터마이즈합니다. TLM 생성기를 사용하여 Simulink와 생성된 TLM 컴포넌트 간의 매핑 정보가 있는 IP-XACT 파일을 생성합니다.
Simulink 모델에서 IP-XACT 파일 생성하기.
UVM 구성요소 생성
조정 가능한 파라미터를 사용하여 UVM 시퀀스 또는 스코어보드 구성요소 생성
UVM 구성요소 생성
Simulink 비가상 버스, 복소수 및 열거형 데이터형 지원
데이터 캡처
4개 이상의 캡처 창을 사용시 성능 개선
MATLAB AXI 마스터
Xilinx Zynq-7000 SoC ZC706 평가 키트 및 Avnet ZedBoard를 위해 이더넷기반 AXI4 읽기 및 쓰기 동작 수행
이 기능과 그에 상응하는 함수에 대한 세부 정보는 릴리스 정보를 참조하세요.
