HDL Verifier를 사용하면 FPGA, ASIC, SoC에 대한 VHDL^® 및 Verilog^® 설계를 테스트하고 검증할 수 있습니다. Siemens^® Questa™ 또는 ModelSim™, Cadence^® Xcelium^® 및 AMD^® Vivado^® 시뮬레이터를 사용한 연동 시뮬레이션을 통해 MATLAB 또는 Simulink에서 실행되는 테스트벤치로 RTL을 검증할 수 있습니다. 동일한 테스트벤치를 FPGA 개발 보드와 함께 다시 사용하여 하드웨어 구현물을 검증할 수 있습니다.

HDL Verifier는 RTL 테스트벤치에 사용할 SystemVerilog 검증 모델 및 완전한 UVM(범용 검증 방법론) 환경을 생성합니다. 이러한 모델들은 SystemVerilog DPI(Direct Programming Interface)를 통해 Questa, Xcelium, Vivado 시뮬레이터와 Synopsys^® VCS^®에서 네이티브 모델로 실행됩니다.

HDL Verifier는 MATLAB에서 AMD, Intel^®, Microchip 보드의 구현물을 디버그하고 테스트하는 툴을 제공합니다. 설계에 프로브를 삽입하고 트리거 조건을 설정하여 내부 신호를 MATLAB에 업로드해서 시각화하고 분석할 수 있습니다.