HDL Verifier를 사용하면 여러분의 시스템 수준 설계 환경을 FPGA 및 ASIC를 위한 HDL 설계 및 검증 환경에서 재사용할 수 있습니다. MATLAB 및 Simulink에서 RTL 설계를 골든 레퍼런스 모델에 대해 테스트하고 검증하며, HDL 시뮬레이터를 사용해 설계를 디버그하고, 테스트벤치와 검증 IP를 생성할 수 있습니다.
HDL 연동 시뮬레이션을 통해 MATLAB 및 Simulink에서 실행되는 테스트벤치와 HDL 시뮬레이터에서 실행되는 RTL 코드를 함께 사용하여 ASIC 및 FPGA를 검증할 수 있습니다. MATLAB, Simulink 및 Simscape에서 SystemVerilog DPI-C 모델을 생성하여 HDL 시뮬레이터에서 디지털 및 혼성 신호 시뮬레이션을 통해 기능 검증을 수행할 수 있습니다. 또한 MATLAB 및 Simulink에서 프로덕션 워크플로를 위한 UVM(범용 검증 방법론) 컴포넌트를 생성하거나 Simulink 모델에서 가상 플랫폼 시뮬레이션을 위한 SystemC TLM 2.0 TLM(트랜잭션 수준 모델)을 생성할 수도 있습니다. 이러한 모든 기능은 기존 HDL 코드 및 HDL Coder에서 생성된 코드와 호환됩니다.
ASIC 및 FPGA의 RTL 검증
Cadence®, Synopsys®, Siemens® 및 AMD®의 시뮬레이터와의 연동 시뮬레이션을 통해 MATLAB 및 Simulink 테스트벤치로 HDL 코드를 검증할 수 있습니다. SystemVerilog 검증 환경에 대한 테스트벤치를 내보낼 수 있습니다.
MATLAB과의 연동 시뮬레이션
MATLAB을 사용해 복잡한 자극을 생성하고 MATLAB 테스트벤치에서 HDL 시뮬레이터를 위한 후처리를 수행할 수 있습니다. 반대로 MATLAB에서 거동 컴포넌트 모델을 만들어 Questa, Xcelium 또는 VCS HDL 시뮬레이터에서 시뮬레이션할 수도 있습니다.
문서 (MATLAB 테스트벤치, MATLAB 컴포넌트) | 예제
혼성 신호 설계 및 검증
DUT(시험 대상 설계)가 아날로그 회로와 어떻게 상호작용하는지 평가하려면 Simscape, SerDes Toolbox 또는 Mixed-Signal Blockset의 아날로그 또는 혼성 신호 모델로부터 SystemVerilog DPI-C 코드를 생성하여 아날로그 기능을 대체할 수 있는 거동 모델을 만들 수 있습니다.
SystemVerilog 테스트벤치 내보내기
ASIC Testbench를 사용해 VCS, Xcelium, Questa 및 Vivado를 비롯한 기능 검증 환경에서 사용하기 위한 SystemVerilog DPI 컴포넌트를 MATLAB 함수 또는 Simulink 서브시스템으로부터 생성할 수 있습니다.
UVM 테스트벤치 내보내기
ASIC Testbench를 사용해 MATLAB 및 Simulink에서 HDL 시뮬레이터를 위한 완전한 UVM(범용 검증 방법론) 테스트벤치를 생성할 수 있습니다. UVM 프레임워크를 위한 완전한 기능을 갖춘 테스트벤치를 생성할 수 있습니다.
SystemC TLM 2.0 트랜잭션 수준 모델 생성
ASIC Testbench를 활용해 TLM 2.0 인터페이스를 갖춘 SystemC 가상 프로토타입 모델을 생성하여 가상 플랫폼 시뮬레이션에서 사용할 수 있습니다. Simulink와 생성된 TLM 컴포넌트 간의 매핑 정보가 담긴 IP-XACT 파일을 생성할 수 있습니다.
제품 관련 자료:
Allegro MicroSystems - MathWorks 및 모델 기반 검증을 사용한 칩 검증 가속화 사례
Allegro MicroSystems는 IC 검증의 시프트 레프트를 통해 IC/ASIC 검증 시간을 단축하고 설계 검증 엔지니어와 시스템 설계자 간의 협업을 가능하게 합니다.
HDL Verifier FAQ
HDL Verifier를 사용하면 MATLAB 및 Simulink에서 RTL 설계를 골든 레퍼런스 모델에 대해 테스트하고 검증하며, 시뮬레이터에서 설계를 디버그하고, FPGA, ASIC 및 SoC 설계를 위한 테스트벤치와 검증 IP를 생성할 수 있습니다.
HDL Verifier는 각각 Cadence, Synopsys, Siemens 및 AMD의 Xcelium, VCS, Questa 및 Vivado HDL 시뮬레이터와의 연동 시뮬레이션을 지원합니다.
네, HDL Verifier는 기존 HDL 코드 및 HDL Coder로 생성된 코드와 모두 호환되므로, 직접 작성한 HDL 설계 및 생성된 HDL 설계를 모두 검증할 수 있습니다.
네, HDL Verifier에서는 MATLAB 및 Simulink로부터 UVM(범용 검증 방법론) 컴포넌트 및 완전한 UVM 테스트벤치를 생성해 SystemVerilog 검증 환경에서 사용할 수 있습니다.
ASIC Testbench는 MATLAB 함수나 Simulink 서브시스템으로부터 SystemVerilog DPI 컴포넌트, 완전한 UVM 테스트벤치 및 SystemC TLM 2.0 트랜잭션 수준 모델을 생성하여 기능 검증 환경에서 사용할 수 있도록 하는 기능입니다.
네, HDL Verifier에서는 Simscape, SerDes Toolbox 또는 Mixed-Signal Blockset으로 생성된 아날로그 또는 혼성 신호 모델에서 SystemVerilog DPI-C 코드를 생성하여 설계가 아날로그 회로와 상호작용하는 방식을 평가할 수 있습니다.
