HDL Verifier

 

HDL Verifier

HDL 시뮬레이터와 FPGA 보드를 사용하여 Verilog 및 VHDL을 테스트하고 검증할 수 있습니다.

HDL 연동 시뮬레이션

MATLAB 또는 Simulink를 테스트벤치로 사용하여 HDL 코드를 검증할 수 있습니다. Siemens EDA의 ModelSim 및 Questa, Cadence Xcelium, Xilinx Vivado 시뮬레이터 등의 HDL 시뮬레이터를 사용한 연동 시뮬레이션을 통해 레거시 HDL을 시스템 시뮬레이션에 통합할 수 있습니다.

UVM 환경 생성

Simulink 모델로부터 완전한 UVM(범용 검증 방법론) 테스트벤치를 생성할 수 있습니다. UVM 시퀀스, 스코어보드, 예측 변수를 생성하고 이를 생산 테스트벤치에 통합할 수 있습니다.

SystemVerilog 생성

Synopsys VCS®, Cadence Xcelium, Siemens EDA의 ModelSim® 또는 Questa® 등의 기능 검증 환경에서 사용 가능한 MATLAB 함수 또는 Simulink 서브시스템으로부터 SystemVerilog DPI 구성요소를 생성할 수 있습니다.

FPGA-in-the-Loop

MATLAB 또는 Simulink 테스트벤치를 사용하여 FPGA 보드에서 실행되는 HDL 구현을 테스트할 수 있습니다. 이더넷, JTAG 또는 PCI Express®를 통해 호스트 컴퓨터를 Xilinx, Intel®, Microchip® FPGA 보드에 자동으로 연결할 수 있습니다.

HDL 코드 생성과의 통합

HDL 연동 시뮬레이션 또는 FPGA-in-the-Loop 테스트를 통해 HDL Workflow Advisor 툴에서 HDL Coder™로 생성된 HDL 코드를 자동 검증할 수 있습니다.

AXI 관리자

MATLAB 또는 Simulink에서 JTAG, 이더넷 또는 PCI Express를 통해 온보드 메모리에 액세스할 수 있습니다. AXI 레지스터 읽기 또는 쓰기 액세스를 통해 FPGA 알고리즘을 테스트하고 MATLAB 또는 Simulink와 온보드 메모리 위치 간에 대규모 신호 또는 영상 파일을 전송할 수 있습니다.

문서 | 예제 (Xilinx, Intel)

FPGA 데이터 수집

FPGA에서 실행되는 설계로부터 고속 신호를 수집하고 이를 MATLAB에 자동으로 불러와서 보고 분석할 수 있습니다. 설계 전반에 걸쳐 신호를 분석하여 예상 동작을 검증하거나 이상을 살펴볼 수 있습니다.

TLM 생성

TLM 2.0 인터페이스를 갖춘 SystemC 가상 프로토타입 모델을 생성하여 가상 플랫폼 시뮬레이션에서 사용할 수 있습니다.

“Simulink를 통해 우리는 생산 UVM 테스트벤치, 테스트 시퀀스 및 스코어보드를 직접 작성하는 시간을 약 50%나 단축할 수 있었고, 이를 통해 획기적 혁신을 위한 응용 사례에 집중할 시간이 늘어났습니다. 자동차 응용 사례를 위해 설계된 우리 ASIC은 생산 검증 단계에서 UVM에 크게 의존하는데, MATLAB 및 Simulink를 통해 정말 지루했던 이런 소자에 대한 알고리즘 개발 작업을 간소화할 수 있었습니다.”

Khalid Chishti, ASIC 개발 관리자, Allegro MicroSystems

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