HDL Verifier

 

HDL Verifier

HDL 시뮬레이터와 FPGA 보드를 사용한 Verilog와 VHDL의 테스트 및 검증

RTL 검증

RTL 검증

HDL 시뮬레이터와의 연동 시뮬레이션을 통해 MATLAB 및 Simulink 테스트벤치로 ASIC 또는 FPGA용 HDL 코드를 검증할 수 있습니다. 단위 수준 또는 칩 수준 테스트에 사용되는 검증 환경을 만들기 위해 SystemVerilog 테스트벤치를 생성할 수 있습니다.

FPGA 프로토타이핑, 검증, 테스트

FPGA-in-the-Loop 테스트를 사용하여 FPGA 개발 보드에서 하드웨어 기반 검증을 수행할 수 있습니다. MATLAB에서 하드웨어 디버깅, 제어 테스트를 위해 설계 내 내부 신호를 탐지할 수 있습니다.

HDL 연동 시뮬레이션

MATLAB 및 Simulink를 테스트벤치로 사용하여 HDL 코드를 검증할 수 있습니다. Siemens EDA의 ModelSim 및 Questa, Cadence Xcelium, Xilinx Vivado 시뮬레이터 등의 HDL 시뮬레이터를 사용한 연동 시뮬레이션을 통해 레거시 HDL을 시스템 시뮬레이션에 통합할 수 있습니다.

FPGA-in-the-Loop

MATLAB 및 Simulink 테스트벤치를 사용하여 FPGA 보드에서 실행되는 HDL 구현을 테스트할 수 있습니다. 이더넷, JTAG 또는 PCI Express®를 통해 호스트 컴퓨터를 Xilinx, Intel, Microchip FPGA 보드에 자동으로 연결할 수 있습니다.

SystemVerilog DPI 생성

Synopsys VCS, Cadence Xcelium, Siemens EDA의 ModelSim 또는 Questa 등의 기능 검증 환경에서 사용 가능한 MATLAB 함수 또는 Simulink 서브시스템으로부터 SystemVerilog DPI 구성요소를 생성할 수 있습니다.

UVM 환경 생성

Simulink 모델로부터 완전한 UVM(범용 검증 방법론) 테스트벤치를 생성할 수 있습니다. UVM 시퀀스, 스코어보드, 예측 변수를 생성하고 이를 프로덕션 테스트벤치에 통합할 수 있습니다.

FPGA 데이터 수집

FPGA에서 실행되는 설계로부터 고속 신호를 수집하고 시각화 및 분석을 위해 이를 MATLAB에 자동으로 불러올 수 있습니다. 설계 전반에 걸쳐 신호를 분석하여 예상 동작을 검증하거나 이상을 살펴볼 수 있습니다.

AXI 관리자

JTAG, 이더넷 또는 PCI Express를 통해 MATLAB 및 Simulink에서 온보드 메모리에 액세스할 수 있습니다. AXI 레지스터 읽기 또는 쓰기 액세스를 통해 FPGA 알고리즘을 테스트하고 MATLAB 및 Simulink와 온보드 메모리 위치 간에 대용량 영상 또는 신호 파일을 전송할 수 있습니다.

문서 | 예제 (XilinxIntel)

HDL Verifier

“Simulink를 통해 우리는 생산 UVM 테스트벤치, 테스트 시퀀스 및 스코어보드를 직접 작성하는 시간을 약 50%나 단축할 수 있었고, 이를 통해 획기적 혁신을 위한 응용 사례에 집중할 시간이 늘어났습니다. 자동차 응용 사례를 위해 설계된 우리 ASIC은 생산 검증 단계에서 UVM에 크게 의존하는데, MATLAB 및 Simulink를 통해 정말 지루했던 이런 소자에 대한 알고리즘 개발 작업을 간소화할 수 있었습니다.”

Khalid Chishti, Allegro MicroSystems

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