HDL Coder는 이식성과 합성 가능성이 좋은 Verilog^® 및 VHDL^® 코드를 MATLAB 함수, Simulink 모델, Stateflow 차트로부터 생성하여 FPGA, SoC, ASIC에 대한 상위 수준 설계를 지원합니다. 사용자는 생성된 HDL 코드를 FPGA 프로그래밍, ASIC 프로토타이핑, 생산 설계에 활용할 수 있습니다.

HDL Coder에는 Xilinx^®, Intel^®, Microchip 보드의 생성 코드 프로토타이핑을 자동화하고 IP 코어를 생성하여 ASIC 및 FPGA 워크플로를 지원하는 HDL Workflow Advisor가 있습니다. 사용자는 합성 전에 속도 및 면적에 대해 최적화를 수행하고, 임계 경로를 강조 표시하고, 리소스 활용 추정값을 생성할 수 있습니다. HDL Coder는 Simulink 모델과 생성된 Verilog 및 VHDL 코드 간의 추적성을 제공해 DO-254 및 기타 표준을 따르는 고무결성 응용 사례를 위한 코드 검증을 지원합니다.