HDL Coder

주요 업데이트

 

HDL Coder

FPGA 및 ASIC 설계를 위한 VHDL 및 Verilog 코드를 생성할 수 있습니다.

상위 수준 하드웨어 설계

HDL과 호환되는 300개 이상의 Simulink 블록MATLAB 함수 중에서 선택하여 서브시스템을 설계하고 Stateflow 차트, Simscape™ 모델, 딥러닝 신경망을 추가할 수 있습니다. 설계의 하드웨어 동작을 시뮬레이션하고, 대안적인 아키텍처를 살펴보고, 고정소수점이나 부동소수점 데이터형, 또는 두 데이터형의 조합을 활용하여 합성 가능한 VHDL 또는 Verilog를 생성할 수 있습니다.

공급업체 독립적 타겟팅

주요 공급업체의 FPGA에 맞추어 타겟에 최적화된 합성 가능한 RTL을 생성하고, 이를 ASIC에도 사용할 수 있습니다. 동일한 모델을 프로토타입생산 코드 생성에 재사용할 수 있습니다.

설계 최적화

RTL 구현 과정에 돌입하기 전에 다양한 하드웨어 아키텍처 및 고정소수점 양자화 옵션을 살펴볼 수 있습니다. 리소스 공유, 파이프라이닝, 지연 조절 등 논리, DSP, RAM 같은 소자 리소스에 효율적으로 매핑되는 상위 수준 합성 최적화를 활용할 수 있습니다.

FPGA 기반 소자

Xilinx, Intel, Microchip FPGA 및 SoC 소자에 효율적으로 매핑되는 RTL을 생성할 수 있습니다. 널리 쓰이는 보드에 대한 하드웨어 지원 패키지를 사용하여 입력값과 출력값을 소자 수준 I/O 및 AXI 레지스터에 매핑하거나 사용자 지정 참조 설계를 정의할 수 있습니다.

ASIC 워크플로

혼합 아날로그, 디지털 및 소프트웨어 시스템의 맥락에서 아키텍처와 상위 수준 하드웨어 기능을 설계하고 검증할 수 있습니다. QoR(결과 품질)이 우수한 RTL을 생성하거나 Cadence® Stratus HLS에서 사용할 합성 가능한 SystemC를 생성할 수 있습니다.

응용 사례 개발

Wireless HDL Toolbox™의 서브시스템과 블록으로 통신 알고리즘을 설계하거나 Vision HDL Toolbox™를 사용하여 비전 처리 알고리즘의 스트리밍 구현을 개발할 수 있습니다. 복잡한 저지연 모터 제어 시스템을 구현할 수 있습니다. 

예제 (통신비전모터 제어)

하드웨어를 위한 설계

스트리밍 데이터에서 효율적으로 작동하는 알고리즘을 개발할 수 있습니다. HDL과 호환되는 Simulink 블록, 사용자 지정 MATLAB Function 블록, Stateflow 차트로 하드웨어 아키텍처의 세부 사항을 추가할 수 있습니다.

실시간 시뮬레이션 및 테스트

HDL Workflow Advisor를 사용하여 Speedgoat의 프로그램 가능 FPGA I/O 모듈 및 이와 유사한 타사 모듈을 타겟팅하고 Simulink Real-Time™을 사용하여 시뮬레이션을 수행할 수 있습니다. 네이티브 부동소수점 (9:19) HDL 코드 생성을 활용하여 고정확도 프로토타이핑의 워크플로를 간소화할 수 있습니다.

조기 검증

HDL Verifier™와 함께 사용하여 생성된 RTL이 시스템 맥락의 필요에 따라 기능하도록 할 수 있습니다. 주요 HDL 시뮬레이터와의 연동 시뮬레이션을 사용하여 생성된 HDL을 MATLAB 및 Simulink 테스트벤치로 검증할 수 있습니다. FPGA-in-the-Loop 테스트를 사용하여 FPGA 개발 보드에서 설계 구현을 검증할 수 있습니다.

"시스템 아키텍트와 하드웨어 디자이너는 Simulink를 통해 소통할 수 있습니다. Simulink는 지식, 아이디어, 설계를 교환할 수 있는 공통의 언어와 같습니다. Simulink와 HDL Coder 덕분에 우리는 VHDL 구문이나 코딩 규칙을 검사하는 대신에 시뮬레이션을 통한 알고리즘 개발과 설계 고도화에 집중할 수 있습니다."

Marcel van Bakel, Philips Healthcare

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