HDL Coder

 

HDL Coder

FPGA 및 ASIC 설계용 VHDL 및 Verilog 코드 생성

HDL Coder는 MATLAB® 함수, Simulink® 모델, Stateflow® 차트로부터 이식과 합성이 가능한 Verilog® 및 VHDL® 코드를 생성합니다. 생성된 HDL 코드를 FPGA 프로그래밍 또는 ASIC 프로토타이핑과 설계에 사용할 수 있습니다.

HDL Coder는 Xilinx®, Microsemi®, Intel® FPGA 프로그래밍을 자동화하는 워크플로 어드바이저를 제공합니다. HDL 아키텍처와 구현관련 설정을 제어하고, 크리티컬 패스(Critical Path)를 모델내에서 강조표시 하거나, 하드웨어 리소스 사용량을 추정할 수 있습니다. HDL Coder를 이용하면 생성된 Verilog 및 VHDL 코드와 Simulink 모델을  비교해가며 추적 할 수 있어서 DO-254 또는 기타 표준을 준수하는 고무결성 어플리케이션의 코드를 검증할 수 있습니다.

HDL 코드 생성

높은 추상화 수준에서 하드웨어 설계를 개발하고 검증하며 FPGA, ASIC 또는 SoC 디바이스를 타겟으로한 합성 가능한 RTL 코드를 생성합니다.

고수준 하드웨어 설계

HDL코드로 변환 가능한 300개가 넘는 Simulink 블록, MATLAB 함수, Stateflow 차트 중에서 선택하여 서브시스템을 설계합니다. 설계결과의 하드웨어 동작을 시뮬레이션 해 보고, 아키텍처를 탐색한 다음 합성 가능한 VHDL 또는 Verilog를 생성합니다.

펄스 감지 알고리즘의 하드웨어 아키텍처.

특정 Vendor에 의존하지 않는 타겟팅

다양한 실장 워크플로와 FPGA, ASIC, SoC 디바이스에 활용할 수 있는 합성 가능한 RTL을 생성합니다. 같은 모델을 프로토타입과 양산 코드 생성에 재사용합니다.

효율적이면서도 특정 Vendor에 의존하지 않고, 합성 가능한 RTL을 생성하여 다양한FPGA, ASIC 또는 SoC 장치에 배포할 수 있습니다.

가독성 높고 추적 가능한 HDL 코드

요구사양, 모델, HDL 간에 추적성을 유지함으로써 DO-254, ISO 26262, IEC 61508 같은 기능안전표준을 준수합니다. 생성된 HDL은 산업 표준 규칙을 준수하고, 코드 검토를 위해 읽을 수 있습니다.

생성된 HDL 코드는 소스 모델 및 요구사항과 링크됩니다.

예측 가능한 디자인 클로저(Design Closure)

알고리즘 및 하드웨어 설계 엔지니어가 단일 환경에서 협력하고 개인들이 가진 전문지식을 적용할 수 있도록 하여, 요구사양 문서나 핸드코딩기반 RTL에 의존하던 기존 워크플로의 커뮤니케이션 격차를 해결합니다.

더 빠른 하드웨어 개발 과정

하나의 환경 안에 알고리즘과 하드웨어 설계를 통합함으로써, 고품질의 시스템 설계에 더욱 효율적으로 집중할 수 있게 됩니다. 워크플로의 초기단계에서 하드웨어 구현이 알고리즘 제약 조건에 미치는 영향에 대해 파악할 수 있습니다.

워크플로의 초기단계에서 하드웨어 실장를 고려한 상세 정보를 알고리즘에 추가하십시오.

 

더욱 최적화된 설계

RTL을 구현하기 전에 다양한 하드웨어 아키텍처와 고정소수점 양자화 옵션에 대해 탐색합니다. 고수준 합성 최적화는 로직, DSP, RAM 등의 디바이스 리소스에 효율적으로 매핑됩니다.

다양한 구현 옵션을 빠르게 탐색합니다.

조기 검증

워크플로 초반에 시스템 수준에서 디지털, 아날로그, 소프트웨어 기능을 시뮬레이션하고, 디바이스에 실장을 목표로 단계적으로 모델을 개선하여 통합합니다. 테스트 스위트(Suite)를 관리하고 테스트 커버리지를 측정하며, 컴포넌트를 생성하여 RTL 검증을 시작할 수 있도록 합니다.

고수준 기능을 검증하고 디버그하며, RTL 검증을 위한 모델을 생성합니다.

FPGA, ASIC, SoC 실장

프로토타이핑 또는 제품용 하드웨어에 실장합니다. 다양한 종류의 디바이스와 보드를 자동으로 타겟팅합니다.

FPGA 기반 디바이스

Xilinx, Intel, Microsemi FPGA 및 SoC 장치에 효율적으로 매핑되는 RTL을 생성합니다. 자주 사용하는 보드의 하드웨어 지원 패키지를 이용하여 장치 수준 I/O 및 AXI 레지스터에 입력과 출력을 매핑하거나 사용자만의 커스텀 레퍼런스 디자인을 정의합니다.

FPGA 프로토타입 보드에서 무선 통신 알고리즘을 테스트합니다.

ASIC 워크플로

아날로그, 디지털, 소프트웨어가 혼재된 시스템에서 고수준 하드웨어 기능과 아키텍처를 설계하고 검증합니다. 그 다음에는 ASIC 하드웨어에서 높은 QoR(Quality-of-results)을 보이고, 가독성 높고 표준을 준수하는 RTL을 생성합니다.

실시간 시뮬레이션 및 테스트

HDL 워크플로 어드바이저를 이용하여  Speedgoat프로그래밍 가능한 FPGA I/O 모듈을 타겟팅하고, Simulink Real-Time™을 이용하여 시뮬레이션합니다. 네이티브 부동소수점 HDL 코드 생성을 이용하면 높은 정밀도의 프로토타이핑을 간단하게 할 수 있습니다.

HDL 워크플로 어드바이저를 사용하여 Speedgoat FPGA I/O 보드를 타게팅합니다.

주요 어플리케이션

커스텀 디지털 하드웨어의 성능과 효율성을 요구하는 신호 처리 및 제어 어플리케이션에 사용할 코드를 설계하고 생성합니다.

무선 통신

실제 신호 또는 캡처한 신호를 이용하여 시스템 레벨 알고리즘을 설계하고, 하드웨어 아키텍처를 추가하거나 서브시스템과 LTE HDL Toolbox™에 있는 블록들을 재사용합니다. 사전에 구성된 소프트웨어 기반 무선통신(SDR) 플랫폼 또는 커스텀 타겟 하드웨어에 실장합니다.

무선 통신 알고리즘을 위한 하드웨어 아키텍처 구현.

모터 및 전력 제어

필요한 경우, 부동 소수점 정밀도를 유지하면서 복잡한 저지연 제어 시스템을 FPGA, ASIC 또는 SoC 하드웨어에 구현합니다. 플랜트 모델을 이용하여 시뮬레이션하고 프로토타입 시스템에 실장하며, 제품 적용을 위해 모델을 재사용합니다.

부동 소수점 모터 제어 알고리즘으로부터 HDL을 생성합니다.

비디오 및 이미지 처리

비전 프로세싱 알고리즘의 스트리밍 하드웨어 구현을 모델로 한 Vision HDL Toolbox™ 블록과 서브시스템으로부터 효율적인 RTL을 생성합니다. SoC Blockset™로 메모리 및 소프트웨어 트랜잭션 지연을 모델링하여 알고리즘을 개선합니다.

HDL 최적화 비디오 및 이미지 처리 블록.

HIL 플랜트 모델링

복잡한 Simscape™ HIL(Hardware-in-the-Loop) 플랜트 모델을 FPGA 신속 제어 프로토타이핑 시스템에서 실행시켜 실시간으로 시뮬레이션하십시오. Simscape HDL 워크플로 어드바이저를 이용하여 Speedgoat FPGA I/O 모듈을 자동으로 프로그래밍하십시오.

Simscape 플랜트 모델을 변환하여 Speedgoat FPGA I/O 보드에 배포.

설계 및 검증 워크플로

알고리즘 설계를 하드웨어 구현에 연결하려면 단순히 HDL 코드 생성만으로 끝나지 않습니다. 프로토타이핑 및 양산 워크플로에 사용되는 모범 사례를 알아보십시오.

하드웨어 설계

스트리밍 데이터에 효율적인 알고리즘을 개발합니다. HDL로 코딩할 수 있는 Simulink 블록, 커스텀 MATLAB 함수 블록, Stateflow 차트를 이용하여 하드웨어 아키텍처 세부 정보를 추가합니다.

부동 소수점을 고정 소수점으로

고정 소수점 양자화를 이용하면 수치정밀도는 낮아지는 반면, 구현 효율성은 높아집니다. Fixed-Point Designer™를 이용하면 이 과정을 자동화하고 관리할 수 있으며, 네이티브 부동 소수점 HDL 코드 생성을 통해 폭넓은 동적 범위 연산의 정확도가 향상됩니다.

고정 소수점 양자화를 자동화하거나 네이티브 부동 소수점을 합성하거나, 두 방법을 조합하여 사용하십시오.

프로토타이핑과 검증

Shift-left 검증을 적용하여 조기에 버그를 제거하고, 시스템 전체에 필요한 대로 하드웨어 기능을 확보 하십시오. HDL Verifier™를 이용하여 MATLAB 및 Simulink에서 직접 FPGA 프로토타입을 디버그하고, 컴포넌트를 생성하여 RTL 검증 속도를 높이십시오.

고수준 기능을 검증하고, 생성된 HDL을 Simulink에 연결된 FPGA에서 시뮬레이션한 후, 모델을 생성하십시오.

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