Mixed-Signal Blockset

 

Mixed-Signal Blockset

아날로그 신호 시스템 및 혼합 신호 시스템을 설계, 분석, 시뮬레이션할 수 있습니다.

시작하기:

혼합 신호 데이터 분석

혼합 신호 데이터를 분석하고 데이터 내 추세를 발견하고 시각화할 수 있습니다.

Mixed-Signal Analyzer 앱

Mixed-Signal Analyzer 앱을 사용하면 시간 및 주파수 영역에서 혼합 신호 데이터의 추세를 대화형 방식으로 시각화하고, 분석하고, 식별할 수 있습니다.
Cadence Virtuoso ADE MATLAB Integration 옵션을 사용하면 회로 수준 과도, AC, DC, 시뮬레이션 결과 데이터베이스를 MATLAB으로 가져올 수 있습니다.

Cadence Virtuoso ADE 시뮬레이션 결과를 사용하여 Mixed-Signal Analyzer 앱에서 만든 추세 차트.

Mixed-Signal Analyzer 앱으로 가져온 Cadence Virtuoso ADE 데이터베이스.

시스템 수준 설계

일반적인 아키텍처로 된 모델을 사용하여 혼합 신호 시스템을 설계할 수 있습니다. 데이터시트 사양의 값을 사용하여 모델 파라미터를 설정할 수 있습니다. 하향식 방법론을 따르고 화이트박스 모델을 설계의 시작점으로 사용할 수 있습니다.

PLL 설계

시스템 수준에서 PLL(위상 고정 루프)을 설계하고 시뮬레이션할 수 있습니다. 일반적인 아키텍처에는 싱글 또는 듀얼 모듈러스 프리스케일러가 있는 정수-N PLL, 누산기 또는 델타-시그마 변조기가 있는 분수-N PLL 등이 있습니다. 설계의 개루프 및 폐루프 응답을 검증하고 시각화할 수 있습니다.

ADC 및 DAC 설계

시스템 수준에서 ADC(아날로그-디지털 변환기)와 DAC(디지털-아날로그) 데이터 변환기를 설계하고 시뮬레이션할 수 있습니다. 일반적인 아키텍처에는 이진 가중형 및 세그먼트형 DAC 이외에도 플래시 및 SAR(축차 근사 레지스터) ADC 등이 있습니다.

아날로그 입력 신호와 디지털 출력 신호를 시각화한 SAR ADC.

Time Scope가 있는 SAR ADC.

혼합 신호 거동 모델

구성 블록을 사용하여 사용자 지정 혼합 신호 시스템을 설계하고 일반적인 손상을 포함시킬 수 있습니다.

구성 블록 라이브러리

차지 펌프, 루프 필터, PFD(위상 주파수 검출기), VCO(전압 제어 발진기), 클록 분주기, 샘플링 클록 소스 등의 구성 블록을 사용하여 혼합 신호 시스템을 설계할 수 있습니다. Simscape Electrical™을 사용하면 더 낮은 추상화 수준에서 아날로그 모델을 더욱 세부적으로 미세 조정할 수 있습니다.

차지 펌프, 루프 필터, PFD, VCO, 프리스케일러 블록 등 PLL 구성에 사용되는 9가지 블록.

PLL 구성 블록 라이브러리.

SPICE 넷리스트 가져오기

SPICE 넷리스트를 가져오고 Linear Circuit Wizard 블록을 사용하여 IC 설계에서 추출한 기생 소자가 있는 선형 시불변 회로를 만들거나 수정할 수 있습니다.

루프 필터의 SPICE 넷리스트와 전달 함수의 플롯.

3차 수동 루프 필터의 SPICE 넷리스트와 생성된 전달 함수.

손상 모델링

타이밍 효과, 위상 잡음, 지터, 누설, 기타 시뮬레이션 손상을 모델링할 수 있습니다.

타이밍 결함

피드백 루프의 상승 및 하강 시간, 유한 슬루 레이트, 가변 시간 지연을 모델링할 수 있습니다. 모델링된 타이밍 효과로 시뮬레이션을 실행하여 안정성을 평가하고 정착 시간을 추정할 수 있습니다.

클록 신호에 미치는 지터 효과.

위상 잡음과 지터

ADC의 애퍼처 지터를 모델링하고 VCO 및 PLL의 주파수 영역에서 임의의 위상 잡음 프로파일을 지정할 수 있습니다. Eye Diagram 블록으로 효과를 시각화할 수 있습니다.

100MHz에 피크가 있는 파워 스펙트럼의 플롯 및 측정값과 목표값 사이의 긴밀한 상관을 보여주는 위상 잡음의 플롯.

VCD의 파워 스펙트럼과 위상 잡음 프로파일.

테스트 및 검증

응용 분야 특정 메트릭을 사용하여 PLL과 ADC의 성능을 검증할 수 있습니다. 테스트 벤치를 타사 IC 설계 툴에서 재사용할 수 있습니다.

테스트 벤치

PLL의 정착 시간, 위상 잡음 프로파일, 작동 주파수를 측정하고 VCO, PFD, 차지 펌프 등 구성 블록의 성능 특성을 나타낼 수 있습니다. ADC의 애퍼처 지터와 AC 및 DC 특성을 측정할 수 있습니다.

SAR ADC의 변환 지연, SINAD, SFDR, SNR, ENOB, 바닥 잡음을 측정하는 ADC 테스트 벤치의 Simulink 모델.

DC 및 AC의 성능을 측정하는 ADC 테스트 벤치.

IC 시뮬레이션 환경과의 통합

연동 시뮬레이션을 통하거나 HDL Verifier™로 SystemVerilog 모듈을 생성하여 IC 설계 환경에서 시스템 레벨 혼합 신호 모델을 재사용할 수 있습니다. 시스템의 디지털 부분에 대해서는 HDL Coder™를 사용하여 합성 가능한 HDL 코드를 생성할 수 있습니다.