HDL Coder

새로운 내용

새로운 제품의 기능에 대해 알아보십시오.


2017a의 일부인 Version 3.10에는 다음과 같은 향상된 기능이 포함되어 있습니다.

  • 각 서브시스템에서: HDL을 대상으로 하는 디자인에서 블록 복제 감소 및 코드 재사용 향상
  • AXI4 슬레이브에 대한 데이터형 지원: IP 코어 생성 시 부동 소수점 신호와 벡터 신호를 AXI4 슬레이브 인터페이스로 매핑
  • HDL 부동 소수점 연산 라이브러리: HDL 코드 생성에 지원되는 기존 및 추가적인 단정밀도 부동 소수점 블록을 간편하게 검색
  • 증분식 Vivado Synthesis: IP 캐싱 활성화로 Xilinx Vivado 레퍼런스 디자인을 빠르게 합성
  • HDL 최적화된 필터: FIR 필터에 최적화된 하드웨어 구현 모델링 및 생성(DSP System Toolbox 필요)
  • HDL Channelizer Block 및 System Object: 광대역 신호에서 협대역 채널을 분리하고 멀티플라이어를 효율적으로 사용하여 HDL 생성(DSP System Toolbox 필요)
  • GSPS(Gigasample per Second) 신호 처리: 프레임 입력을 사용하여 FIR 데시메이션 알고리즘의 처리량 개선
  • 네이티브 부동 소수점 테스트 벤치: 단정밀도 데이터형으로 SystemVerilog DPI, 동시 시뮬레이션 및 FPGA-in-the-loop 테스트 벤치 생성(HDL Verifier 필요)

자세한 내용은 Release Notes를 참조하십시오.

2016b의 일부인 Version 3.9 에는 다음과 같은 향상된 기능이 포함되어 있습니다.

  • 네이티브 부동 소수점: 단정밀도 부동 소수점 모델에서 대상 독립적 합성 가능 RTL 생성
  • 적응형 파이프라이닝: 자동 파이프라인 삽입 및 밸런싱을 위해 합성 도구 및 목표 클록 주파수 지정
  • 논리 분석기: 시간 경과에 따라 Simulink 신호의 추이 및 상태 시각화, 측정 및 분석

자세한 내용은 Release Notes를 참조하십시오.

2016a 릴리스의 일부인 Version 3.8에는 다음과 같은 향상된 기능이 포함되어 있습니다.

  • 동기식 서브시스템 전환: 상태 제어 블록을 사용하여 더욱 깔끔한 HDL 코드를 위해 활성화 및 재설정 동작을 지정합니다.
  • GSPS(Gigasample per Second) 신호 처리: 프레임 입력을 사용하여 HDL Optimized FFT 및 IFFT 알고리즘 처리량을 증가시킵니다.
  • 하드 부동 소수점 IP 대상: 사용자 지정 대상 주파수에 대하여 Intel Arria 10 부동 소수점 유닛에 매핑하기 위해 HDL 코드를 생성합니다.
  • 리소스 공유 기능 향상: 서로 다른 자료형을 갖는 곱셈기와 게인 동작에 대한 리소스 공유 기능을 제공합니다.
  • 더욱 빠른 테스트 벤치 생성 및 HDL 시뮬레이션: HDL Verifier를 이용해 대용량 데이터 세트를 위한 SystemVerilog DPI 테스트 벤치를 생성합니다.

자세한 내용은 Release Notes를 참조하십시오.

Release 2015aSP1의 일부인 Version 3.6.1 에는 버그 수정이 포함되어 있습니다.

자세한 내용은 Release Notes를 참조하십시오.

2015b의 일부인 Version 3.7 에는 다음과 같은 향상된 기능이 포함되어 있습니다.

  • 조정 가능한 파라메터: AXI4 인터페이스 매핑으로 ARM 프로세서에서 임베디드 소프트웨어로 하드웨어 런타임 조정 가능
  • 확장 버스 지원: 버스 I/O가 있는 블랙 박스와 버스입력을 갖고 있는 인에이블드 또는 트리거드 서브시스템에 대한 HDL 코드 생성
  • QoR 개선: 더욱 폭넓고 효율적으로 자원을 스트리밍 및 공유
  • 모델 인수: 모델 참조 블록 인스턴스 파라미터화
  • IP 코어 생성, FPGA 턴키, 일반 ASIC/FPGA 워크플로에 대한 종단 간 스크립팅

자세한 내용은 Release Notes를 참조하십시오.

2015a의 일부인 Version 3.6에는 다음과 같은 향상된 기능이 포함되어 있습니다.

  • Mac OS X 플랫폼 지원
  • 합성을 수행할 필요가 없는 중요 경로 예측
  • Xilinx Zynq IP 코어용 AXI4-Stream 인터페이스 생성
  • 사용자 정의 참조 설계 및 사용자 정의 SoC 보드 지원
  • MATLAB 코드에서 파이프라이닝, 루프 스트리밍, 루프 언롤링을 위해 프라그마를 사용한 지역화 제어
  • 새로운 Vision HDL Toolbox 제품에서 이미지 처리, 비디오 및 컴퓨터 비전 설계 지원

자세한 내용은 Release Notes를 참조하십시오.