Triggered Subsystem

외부 입력으로 실행이 트리거되는 서브시스템

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라이브러리:
Simulink / Ports & Subsystems
HDL Coder / Ports & Subsystems

설명

Triggered Subsystem 블록은 제어 신호가 트리거 값을 가질 때마다 실행되는 서브시스템을 만들기 위한 시작점으로 미리 구성된 Subsystem 블록입니다.

Triggered Subsystem 블록을 사용하여 다음을 모델링합니다.

트리거 값을 감지했을 때 실행되는 작업.
I/O 하드웨어로부터의 인터럽트.
예외 또는 오류를 처리하기 위한 프로세서 요청.

예제

Triggered Subsystem

Triggered Subsystem과 여러 유형의 트리거를 보여주는 모델.

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블록 우선 순위

이 모델은 블록에 각기 다른 우선 순위가 할당된 경우 발생하는 결과를 보여줍니다. 블록 우선 순위는 블록이 실행되는 순서에 영향을 미칩니다. 블록 속성 대화 상자를 통해 블록 우선 순위를 설정할 수 있습니다. 숫자가 작을수록 높은 우선 순위를 나타냅니다.

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시간 논리를 사용하는 뱅뱅 제어

이 예제에서는 Stateflow®를 사용하여 보일러용 뱅뱅(bang-bang) 온도 제어 시스템을 모델링하는 방법을 보여줍니다. 보일러 동특성은 Simulink®에 모델링되어 있습니다.

스크립트 열기

Modeling Engine Timing Using Triggered Subsystems

Model a four-cylinder spark ignition internal combustion engine from the throttle to the crankshaft output. We used well-defined physical principles supplemented, where appropriate, with empirical relationships that describe the system's dynamic behavior without introducing unnecessary complexity.

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Engine Timing Model with Closed Loop Control

Enhance a version of the open-loop engine model described in Modeling Engine Timing Using Triggered Subsystems. This model, sldemo_enginewc, contains a closed-loop and shows the flexibility and extensibility of Simulink® models. In this enhanced model, the objective of the controller is to regulate engine speed with a fast throttle actuator, such that changes in load torque have minimal effect. This is easily accomplished in Simulink by adding a discrete-time PI controller to the engine model.

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포트

입력

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In — 서브시스템 블록에 대한 신호 입력
스칼라 | 벡터 | 행렬

서브시스템 내에 Inport 블록을 배치하면 Subsystem 블록에 외부 입력 포트가 추가됩니다. 포트 레이블은 Inport 블록의 이름과 일치합니다.

Inport 블록을 사용하여 로컬 환경에서 신호를 받습니다.

Trigger — Subsystem 블록에 대한 제어 신호 입력
스칼라

서브시스템 내에 Trigger 블록을 배치하면 Subsystem 블록에 외부 입력 포트가 추가됩니다.

출력

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Out — 서브시스템의 신호 출력
스칼라 | 벡터 | 행렬

서브시스템 내에 Outport 블록을 배치하면 Subsystem 블록에 출력 포트가 추가됩니다. Subsystem 블록의 포트 레이블은 Outport 블록의 이름과 일치합니다.

Outport 블록을 사용하여 로컬 환경으로 신호를 보냅니다.

파라미터

Triggered Subsystem 블록 파라미터에 대한 설명은 Subsystem 항목을 참조하십시오.

블록 특성

데이터형	`Boolean^a` \| `bus^a` \| `double^a` \| `enumerated^a` \| `fixed point^a` \| `half^a` \| `integer^a` \| `single^a` \| `string^a`
직접 피드스루	`아니요`
다차원 신호	`예^a`
가변 크기 신호	`예^a`
영점교차 검출	`아니요`
^a 지원되는 실제 데이터형이나 기능은 블록 구현에 따라 달라집니다.

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

실제 코드 생성 지원은 블록 구현에 따라 달라집니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA나 ASIC 설계용의 Verilog 코드나 VHDL 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다. 모범 사례, 제한 사항 및 TriggerAsClock 속성으로 트리거 신호를 클록으로 사용할 수 있는 방법에 대한 자세한 내용은 Using Triggered Subsystems for HDL Code Generation (HDL Coder) 항목을 참조하십시오.

HDL 아키텍처

아키텍처 설명

Module(디폴트 값) 서브시스템 내에 서브시스템과 블록을 위한 코드를 생성합니다.

아키텍처	설명
`Module`(디폴트 값)	서브시스템 내에 서브시스템과 블록을 위한 코드를 생성합니다.
`BlackBox`	블랙박스 인터페이스를 생성합니다. 생성된 HDL 코드에는 서브시스템의 입력/출력 포트 정의만 포함됩니다. 그러므로 모델에서 서브시스템을 사용하여 수동으로 작성된 기존 HDL 코드에 인터페이스를 생성할 수 있습니다. 서브시스템에 블랙박스 인터페이스를 생성하는 것은 클록 신호 없이 Model 블록 인터페이스를 생성하는 것과 비슷합니다.
`No HDL`	생성된 코드에서 서브시스템을 제거합니다. 시뮬레이션에서 서브시스템을 사용할 수 있지만 HDL 코드에서 “no-op”로 간주합니다.

BlackBox

블랙박스 인터페이스를 생성합니다. 생성된 HDL 코드에는 서브시스템의 입력/출력 포트 정의만 포함됩니다. 그러므로 모델에서 서브시스템을 사용하여 수동으로 작성된 기존 HDL 코드에 인터페이스를 생성할 수 있습니다.

서브시스템에 블랙박스 인터페이스를 생성하는 것은 클록 신호 없이 Model 블록 인터페이스를 생성하는 것과 비슷합니다.

No HDL

생성된 코드에서 서브시스템을 제거합니다. 시뮬레이션에서 서브시스템을 사용할 수 있지만 HDL 코드에서 “no-op”로 간주합니다.

블랙박스 인터페이스 사용자 지정

BlackBox 아키텍처의 경우 포트 이름을 사용자 지정하고 외부 구성요소 인터페이스의 특성을 설정할 수 있습니다. Customize Black Box or HDL Cosimulation Interface (HDL Coder) 항목을 참조하십시오.

HDL 블록 속성

일반
AdaptivePipelining	합성 툴, 타깃 주파수, 승수 워드 길이에 따른 자동 파이프라인 삽입입니다. 디폴트 값은 `inherit`입니다. AdaptivePipelining (HDL Coder) 항목도 참조하십시오.
BalanceDelays	하나의 경로를 따라 새로운 지연이 발생하는 것을 감지하고 일치하는 지연을 다른 경로에 삽입합니다. 디폴트 값은 `inherit`입니다. BalanceDelays (HDL Coder) 항목도 참조하십시오.
ClockRatePipelining	느린 데이터 레이트 대신 빠른 클록 속도로 파이프라인 레지스터를 삽입합니다. 디폴트 값은 `inherit`입니다. ClockRatePipelining (HDL Coder) 항목도 참조하십시오.
ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 `0`입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
DistributedPipelining	파이프라인 레지스터 분산 또는 레지스터 타이밍 재지정입니다. 디폴트 값은 `inherit`입니다. DistributedPipelining (HDL Coder) 항목도 참조하십시오.
DSPStyle	승수 매핑에 대한 합성 특성입니다. 디폴트 값은 `안 함`입니다. DSPStyle (HDL Coder) 항목도 참조하십시오.
FlattenHierarchy	생성된 HDL 코드에서 서브시스템 계층 구조를 제거합니다. 디폴트 값은 `inherit`입니다. FlattenHierarchy (HDL Coder) 항목도 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.
SharingFactor	단일 공유 리소스에 매핑할 기능적으로 동일한 리소스 개수입니다. 디폴트 값은 0입니다. Resource Sharing (HDL Coder) 항목도 참조하십시오.
StreamingFactor	직렬, 스칼라 데이터 경로로 변환하기 위해 시간 다중화된 병렬 데이터 경로 또는 벡터의 개수입니다. 디폴트 값은 0이며, 전체 병렬 데이터 경로를 구현합니다. Streaming (HDL Coder) 항목도 참조하십시오.

타깃 지정

이 블록은 DUT가 될 수 없으므로 타깃 지정 탭의 블록 속성 설정은 무시됩니다.

제한 사항

HDL 코드 생성 시 트리거 입력에는 부울 데이터형만 지원됩니다.
서브시스템의 출력이 버스이면 아웃포트의 초기 조건은 0이어야 합니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

실제 데이터형 지원은 블록 구현에 따라 다릅니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Triggered Subsystem

설명

예제

Triggered Subsystem

블록 우선 순위

시간 논리를 사용하는 뱅뱅 제어

Modeling Engine Timing Using Triggered Subsystems

Engine Timing Model with Closed Loop Control

포트

입력

In — 서브시스템 블록에 대한 신호 입력 스칼라 | 벡터 | 행렬

Trigger — Subsystem 블록에 대한 제어 신호 입력 스칼라

출력

Out — 서브시스템의 신호 출력 스칼라 | 벡터 | 행렬

파라미터

블록 특성

확장 기능

C/C++ 코드 생성 Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성 HDL Coder™를 사용하여 FPGA나 ASIC 설계용의 Verilog 코드나 VHDL 코드를 생성할 수 있습니다.

고정소수점 변환 Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

참고 항목

도움말 항목

In — 서브시스템 블록에 대한 신호 입력
스칼라 | 벡터 | 행렬

Trigger — Subsystem 블록에 대한 제어 신호 입력
스칼라

Out — 서브시스템의 신호 출력
스칼라 | 벡터 | 행렬

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA나 ASIC 설계용의 Verilog 코드나 VHDL 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.