Enabled Subsystem

외부 입력으로 실행이 활성화되는 서브시스템

페이지 내 모두 확장

라이브러리:
Simulink / Ports & Subsystems
HDL Coder / Ports & Subsystems

설명

Enabled Subsystem 블록은 제어 신호가 양수 값을 가질 때 실행되는 서브시스템을 만들기 위한 시작점으로 미리 구성된 Subsystem 블록입니다.

Enabled Subsystem 블록을 사용하여 다음을 모델링합니다.

불연속
선택적 기능
대체 기능

Enabled Subsystem 블록 파라미터에 대한 설명은 Subsystem 항목을 참조하십시오.

예제

Enabled Subsystem

이 예제에서는 Enabled Subsystem에 사인파가 입력되면 어떤 일이 일어나는지 보여줍니다. 시뮬레이션을 실행한 후에 스코프에 3개의 플롯이 표시됩니다.

모델 열기

Advanced Enabled Subsystems

What happens when a sine wave is fed into an enabled subsystem. The four subsystems in the model contain integrators, either discrete or continuous as described by the subsystem name. After running the simulation, the two scopes show the results for the discrete enabled subsystems (top scope) and continuous enabled subsystems (bottom scope).

모델 열기

Illustration of Law of Large Numbers

Use MATLAB System blocks to illustrate the law of large numbers.

모델 열기

Counters Using Conditionally Executed Subsystems

The contrast between enabled subsystems and triggered subsystems for the same control signal, through the use of counter circuits. After running the simulation, the scope shows three plots.

모델 열기

Merging Signals

Use conditionally executed subsystems and the Merge block to combine two inputs into a single output.

모델 열기

Building a Clutch Lock-Up Model

Use Simulink® to model and simulate a rotating clutch system. Although modeling a clutch system is difficult because of topological changes in the system dynamics during lockup, this example shows how Simulink's enabled subsystems easily handle such problems. We illustrate how to employ important Simulink modeling concepts in the creation of the clutch simulation. Designers can apply these concepts to many models with strong discontinuities and constraints that may change dynamically.

모델 열기

포트

입력

모두 확장

In — Subsystem 블록에 대한 신호 입력
스칼라 | 벡터 | 행렬

Subsystem 블록에 대한 신호 입력으로, 스칼라, 벡터 또는 행렬로 지정됩니다. 서브시스템 내에 Inport 블록을 배치하면 Subsystem 블록에 외부 입력 포트가 추가됩니다. 포트 레이블은 Inport 블록의 이름과 일치합니다.

Inport 블록을 사용하여 로컬 환경에서 신호를 받습니다.

Enable — Subsystem 블록에 대한 제어 신호 입력
스칼라 | 벡터 | 행렬

서브시스템 내의 Enable 블록은 Subsystem 블록에 외부 입력 포트를 추가하고 블록을 Enabled Subsystem 블록으로 만듭니다.

출력

모두 확장

Out — Subsystem 블록의 신호 출력
스칼라 | 벡터 | 행렬

Subsystem 블록의 신호 출력으로, 스칼라, 벡터 또는 행렬로 반환됩니다. 서브시스템 내에 Outport 블록을 배치하면 Subsystem 블록에 외부 출력 포트가 추가됩니다. 포트 레이블은 Outport 블록의 이름과 일치합니다.

Outport 블록을 사용하여 로컬 환경으로 신호를 보냅니다.

블록 특성

데이터형	`Boolean^a` \| `bus^a` \| `double^a` \| `enumerated^a` \| `fixed point^a` \| `half^a` \| `integer^a` \| `single^a` \| `string^a`
직접 피드스루	`아니요`
다차원 신호	`예^a`
가변 크기 신호	`예^a`
영점교차 검출	`아니요`
^a 지원되는 실제 데이터형이나 기능은 블록 구현에 따라 달라집니다.

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

실제 코드 생성 지원은 블록 구현에 따라 달라집니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA나 ASIC 설계용의 Verilog 코드나 VHDL 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

모범 사례

HDL 코드 생성을 목표로 한 모델에 Enabled Subsystem을 사용할 경우 다음 사항을 고려하는 것이 좋습니다.

합성 결과가 Simulink^® 결과와 일치하려면 인에이블 포트가 FPGA에 등록된 논리(동기식 클록)에 의해 구동되어야 합니다.
Enabled Subsystem 출력 신호에 단위 지연을 설정합니다. 그러면 코드 생성기가 HDL 코드에 바이패스 레지스터를 추가로 삽입하는 것이 방지됩니다.
Enabled Subsystem은 다음과 같이 합성 결과에 영향을 줄 수 있습니다.
- 경우에 따라 시스템 클록 속도가 조금 떨어질 수 있습니다.
- 생성된 코드는 더 많은 리소스를 사용하며, Enabled Subsystem 인스턴스 개수와 서브시스템별 출력 포트 개수로 스케일링됩니다.

HDL 아키텍처

아키텍처 설명

Module(디폴트 값) 서브시스템 내에 서브시스템과 블록을 위한 코드를 생성합니다.

아키텍처	설명
`Module`(디폴트 값)	서브시스템 내에 서브시스템과 블록을 위한 코드를 생성합니다.
`BlackBox`	블랙박스 인터페이스를 생성합니다. 생성된 HDL 코드에는 서브시스템의 입력/출력 포트 정의만 포함됩니다. 그러므로 모델에서 서브시스템을 사용하여 수동으로 작성된 기존 HDL 코드에 인터페이스를 생성할 수 있습니다. 서브시스템에 블랙박스 인터페이스를 생성하는 것은 클록 신호 없이 Model 블록 인터페이스를 생성하는 것과 비슷합니다.
`No HDL`	생성된 코드에서 서브시스템을 제거합니다. 시뮬레이션에서 서브시스템을 사용할 수 있지만 HDL 코드에서 “no-op”로 간주합니다.

BlackBox

블랙박스 인터페이스를 생성합니다. 생성된 HDL 코드에는 서브시스템의 입력/출력 포트 정의만 포함됩니다. 그러므로 모델에서 서브시스템을 사용하여 수동으로 작성된 기존 HDL 코드에 인터페이스를 생성할 수 있습니다.

서브시스템에 블랙박스 인터페이스를 생성하는 것은 클록 신호 없이 Model 블록 인터페이스를 생성하는 것과 비슷합니다.

No HDL

생성된 코드에서 서브시스템을 제거합니다. 시뮬레이션에서 서브시스템을 사용할 수 있지만 HDL 코드에서 “no-op”로 간주합니다.

HDL 블록 속성

일반
AdaptivePipelining	합성 툴, 타깃 주파수, 승수 워드 길이에 따른 자동 파이프라인 삽입입니다. 디폴트 값은 `inherit`입니다. AdaptivePipelining (HDL Coder) 항목도 참조하십시오.
BalanceDelays	하나의 경로를 따라 새로운 지연이 발생하는 것을 감지하고 일치하는 지연을 다른 경로에 삽입합니다. 디폴트 값은 `inherit`입니다. BalanceDelays (HDL Coder) 항목도 참조하십시오.
ClockRatePipelining	느린 데이터 레이트 대신 빠른 클록 속도로 파이프라인 레지스터를 삽입합니다. 디폴트 값은 `inherit`입니다. ClockRatePipelining (HDL Coder) 항목도 참조하십시오.
ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 `0`입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
DistributedPipelining	파이프라인 레지스터 분산 또는 레지스터 타이밍 재지정입니다. 디폴트 값은 `inherit`입니다. DistributedPipelining (HDL Coder) 항목도 참조하십시오.
DSPStyle	승수 매핑에 대한 합성 특성입니다. 디폴트 값은 `안 함`입니다. DSPStyle (HDL Coder) 항목도 참조하십시오.
FlattenHierarchy	생성된 HDL 코드에서 서브시스템 계층 구조를 제거합니다. 디폴트 값은 `inherit`입니다. FlattenHierarchy (HDL Coder) 항목도 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.
SharingFactor	단일 공유 리소스에 매핑할 기능적으로 동일한 리소스 개수입니다. 디폴트 값은 0입니다. Resource Sharing (HDL Coder) 항목도 참조하십시오.
StreamingFactor	직렬, 스칼라 데이터 경로로 변환하기 위해 시간 다중화된 병렬 데이터 경로 또는 벡터의 개수입니다. 디폴트 값은 0이며, 전체 병렬 데이터 경로를 구현합니다. Streaming (HDL Coder) 항목도 참조하십시오.

타깃 지정

이 블록은 DUT가 될 수 없으므로 타깃 지정 탭의 블록 속성 설정은 무시됩니다.

제한 사항

HDL Coder는 다음 조건을 충족하는 Enabled Subsystem에 대해 HDL 코드 생성을 지원합니다.

Enabled Subsystem이 DUT가 아닙니다.
서브시스템이 트리거 상태와 활성화 상태 중 어느 쪽에도 해당하지 않습니다.
인에이블 신호가 스칼라입니다.
인에이블 신호의 입력 데이터형이 부울입니다.
서브시스템의 출력이 버스이면 아웃포트의 초기 조건은 0이어야 합니다.
인에이블 신호를 포함해 Enabled Subsystem의 모든 입력 및 출력이 동일한 레이트로 실행됩니다.
Enable 블록의 출력 포트 표시 파라미터가 끄기로 설정되어 있습니다.
Enable 블록의 활성화할 때의 상태 파라미터가 유지로 설정되어 있습니다(즉, Enable 블록이 활성화될 때 상태를 재설정하지 않음).
Enabled Subsystem 출력 포트의 비활성인 경우 출력 파라미터가 유지로 설정되어 있습니다(즉, Enabled Subsystem이 비활성될 때 출력을 재설정하지 않음).
DUT에 다음 블록이 포함된 경우 RAMArchitecture가 WithClockEnable로 설정되어 있습니다.
- Dual Port RAM
- Simple Dual Port RAM
- Single Port RAM
Enabled Subsystem에 다음 블록이 포함되어 있지 않습니다.
- CIC Decimation
- CIC Interpolation
- FIR Decimation
- FIR Interpolation
- Downsample
- Upsample
- HDL FIFO
- HDL Cosimulation 블록(HDL Verifier™)
- Rate Transition
- NR Polar Encoder 및 NR Polar Decoder(Wireless HDL Toolbox™)

예제

Automatic Gain Controller 예제에는 HDL 코드 생성에서 Enabled Subsystem을 사용할 수 있는 방법이 나와 있습니다. 이 예제를 열려면 다음을 입력하십시오.

hdlcoder_agc

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

실제 데이터형 지원은 블록 구현에 따라 다릅니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Triggered Subsystem | Enabled and Triggered Subsystem | Function-Call Subsystem | Subsystem | Enable

Enabled Subsystem

설명

예제

Enabled Subsystem

Advanced Enabled Subsystems

Illustration of Law of Large Numbers

Counters Using Conditionally Executed Subsystems

Merging Signals

Building a Clutch Lock-Up Model

포트

입력

In — Subsystem 블록에 대한 신호 입력 스칼라 | 벡터 | 행렬

Enable — Subsystem 블록에 대한 제어 신호 입력 스칼라 | 벡터 | 행렬

출력

Out — Subsystem 블록의 신호 출력 스칼라 | 벡터 | 행렬

블록 특성

확장 기능

C/C++ 코드 생성 Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성 HDL Coder™를 사용하여 FPGA나 ASIC 설계용의 Verilog 코드나 VHDL 코드를 생성할 수 있습니다.

PLC 코드 생성 Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환 Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

참고 항목

도움말 항목

In — Subsystem 블록에 대한 신호 입력
스칼라 | 벡터 | 행렬

Enable — Subsystem 블록에 대한 제어 신호 입력
스칼라 | 벡터 | 행렬

Out — Subsystem 블록의 신호 출력
스칼라 | 벡터 | 행렬

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA나 ASIC 설계용의 Verilog 코드나 VHDL 코드를 생성할 수 있습니다.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.