Generating HDL Code from Simulink

1일차

HDL 코드 생성을 위한 Simulink 모델의 준비사항

학습목표: HDL 코드 생성을 위해 Simulink 모델의 준비사항이 필요합니다. 최적화가 필요 없는 간단한 모델에 대한 HDL 코드와 테스트벤치를 생성합니다.

• HDL 코드 생성을 위한 Simulink 모델의 준비사항
• HDL 코드 생성
• 테스트벤치 생성
• HDL 시뮬레이터를 사용하여 생성된 HDL 코드 검증

고정소수점 정밀도 제어

학습목표: 생성된 HDL 코드와 모델의 특정 Simulink 블록 사이의 연관성을 규명합니다. 고정소수점 툴을 사용해 모델의 고정소수점 아키텍처를 최종 확정합니다.

• 고정소수점 스케일링 및 상속
• Fixed-Point Designer 워크플로
• 고정소수점 툴
• 명령줄 인터페이스

멀티레이트 모델을 위한 HDL 코드 생성

학습목표: 멀티레이트 설계를 위한 HDL 코드를 생성합니다. 멀티레이트 설계 구현을 위한 다양한 모델링 전략을 이해합니다.

• HDL 코드 생성을 위한 멀티레이트 모델 준비사항
• 단일 클록 핀 또는 다중 클록 핀을 사용하는 HDL 코드 생성
• 연동 시뮬레이션을 통한 멀티레이트 설계 검증
• 멀티레이트 애플리케이션을 위한 단순화된 스트리밍 인터페이스 설계

2일차

생성된 HDL 코드 최적화

학습목표: 파이프라인을 사용하여 설계 타이밍 요구사항을 충족합니다. 특정 하드웨어 구현 사용 및 리소스 공유를 통해 면적을 최적화합니다.

• HDL Workflow Advisor를 사용하여 HDL 코드 생성
• 파이프라인을 통한 타이밍 요구사항 충족
• 호환 Simulink 블록에 대해 특정 하드웨어 구현 선택
• 서브시스템의 FPGA/ASIC 리소스 공유
• 최적화된 HDL 코드가 비트트루이며 사이클 단위로 정확(bit-true cycle-accurate)한지를 검증합니다.
• FPGA에서 Simulink 블록을 전용 하드웨어 리소스에 매핑

스트리밍 아키텍처 모델링 및 최적화

학습목표: 명시적 제어 신호를 활용해 하드웨어 친화적인 스트리밍 아키텍처를 모델링합니다. 타이밍 및 면적 최적화를 수동으로 포함하고, 백프레셔(backpressure)가 전체 설계에 걸쳐 전파되도록 보장합니다.

• 완전 병렬 스트리밍 아키텍처 모델링
• 클록 속도 모델에 파이프라인 레지스터 삽입
• 병렬 아키텍처에서 직렬 아키텍처로의 모델링 단계 이해
• valid/ready 핸드셰이킹을 통한 올바른 스톨 동작 보장

네이티브 부동소수점 사용

학습목표: HDL 코드에서 부동소수점 값과 연산을 구현합니다.

• 네이티브 부동소수점을 사용하는 이유와 적용 시점
• HDL Coder를 사용한 타겟(target) 독립 HDL 코드 생성
• 고정소수점과 부동소수점 비교
• 부동소수점 구현 최적화

생성된 HDL코드와 외부 HDL 코드와의 인터페이스

학습목표: 블랙박스 인터페이스를 통해 기존 HDL 코드를 설계에 통합합니다. HDL 코드의 재사용성과 가독성을 개선하기 위해 파라미터화합니다.

• 외부 HDL 코드와 인터페이스
• 코드 재사용성 및 가독성 개선