Dead Zone Dynamic

출력이 0인 동적 영역 제공

라이브러리:
Simulink / Discontinuities
HDL Coder / Discontinuities

설명

Dead Zone Dynamic 블록은 상한과 하한을 지정하는 동적 입력 신호에 따라 출력이 0인 영역을 생성합니다. 블록 출력은 입력 u 및 입력 신호 up과 lo의 값에 따라 결정됩니다.

입력	출력
`u >= lo` 및 `u <= up`	0
`u > up`	`u` – `up`
`u < lo`	`u` – `lo`

Dead Zone Dynamic 블록은 마스크 처리된 서브시스템이며 파라미터가 없습니다.

포트

입력

모두 확장

u — 입력 신호
스칼라 | 벡터

불감대 알고리즘에 대한 입력 신호입니다.

lo — 불감대의 하한
스칼라 | 벡터

출력이 0인 영역의 하한을 제공하는 동적 값입니다. 입력이 lo보다 작으면 출력값은 lo의 값만큼 아래로 이동됩니다.

up — 불감대의 상한
스칼라

출력이 0인 영역의 상한을 제공하는 동적 값입니다. 입력이 up보다 크면 출력값은 up의 값만큼 아래로 이동됩니다.

출력

모두 확장

y — 출력 신호
스칼라 | 벡터

동적 불감대 알고리즘이 입력 신호에 적용된 후의 출력 신호입니다.

블록 특성

데이터형	`double` \| `fixed point` \| `integer` \| `single`
직접 피드스루	`예`
다차원 신호	`아니요`
가변 크기 신호	`아니요`
영점교차 검출	`아니요`

확장 기능

모두 확장

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

일반
ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 `0`입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.
SynthesisAttributes	모델 내 블록 및 블록 출력 신호에 대한 합성 특성을 지정합니다. 생성된 HDL 코드에는 이러한 특성이 포함됩니다. 자세한 내용은 SynthesisAttributes (HDL Coder) 항목을 참조하십시오.

네이티브 부동소수점
LatencyStrategy	부동소수점 연산자인 경우 설계 내 블록을 `inherit`, `Max`, `Min`, `Zero` 또는 `Custom`에 매핑할지 여부를 지정합니다. 디폴트 값은 `inherit`입니다. LatencyStrategy (HDL Coder) 항목도 참조하십시오.
NFPCustomLatency	값을 지정하려면 LatencyStrategy를 `Custom`으로 설정하십시오. HDL Coder가 NFPCustomLatency 설정에 대해 지정된 값과 동일한 대기 시간을 추가합니다. NFPCustomLatency (HDL Coder) 항목도 참조하십시오.

대기 시간 세부 정보

이 블록은 생성 코드에 추가 대기 시간을 야기하는 다중 사이클 구현을 갖습니다. 추가된 대기 시간을 보려면 생성된 모델 또는 검증 모델을 확인하십시오. Generated Model and Validation Model (HDL Coder) 항목을 참조하십시오.

네이티브 부동소수점 대기 시간

부동소수점 데이터형	LatencyStrategy 속성 설정	대기 시간(단위: 주기)	사용자 지정 대기 시간 지원 여부
Double(배정밀도)	`Min`	6	예
Double(배정밀도)	`Max`	11
Single(단정밀도)	`Min`	6
Single(단정밀도)	`Max`	11

데이터형 지원

이 블록은 HDL 코드 생성 시 다음과 같은 데이터형을 지원합니다.

입력 포트	차원	고정소수점	부동소수점	내장 정수	버스	부울	복소 신호
Port_1	스칼라 벡터 행렬(2차원 및 3차원)	예	Single(단정밀도) double형	예	예	예	예

입력 포트

차원

고정소수점

부동소수점

내장 정수

버스

부울

복소 신호

Port_1

스칼라

벡터

행렬(2차원 및 3차원)

예

Single(단정밀도)

double형

예

최적화

이러한 HDL Coder 최적화를 사용하여 속도, 면적, I/O를 최적화할 수 있습니다.

면적 최적화

최적화	설명
Resource Sharing (HDL Coder)	리소스 공유는 HDL Coder가 기능적으로 동등한 여러 리소스를 식별하여 단일 리소스로 대체하는 면적 최적화입니다.
Streaming (HDL Coder)	스트리밍은 HDL Coder가 벡터 데이터 경로를 스칼라 데이터 경로(또는 더 작은 크기의 여러 개 벡터 데이터 경로)로 변환하는 면적 최적화입니다.

속도 최적화

최적화	설명
Specify Distributed Pipelining Settings (HDL Coder)	분산 파이프라이닝(Distributed pipelining), 즉 레지스터 타이밍 재지정은 설계 내 기존 지연을 이동시켜서 기능적 동작을 유지하면서 임계 경로를 줄이는 속도 최적화입니다.
Clock-Rate Pipelining (HDL Coder)	클록 속도 파이프라이닝(Clock-rate pipelining)은 HDL Coder에서 다른 속도 최적화와 면적 최적화가 클록 속도에서 대기 시간을 유발할 수 있도록 하는 최적화 프레임워크입니다.
임계 경로 추정(Critical Path Estimation) (HDL Coder)	설계에서 가장 가능성이 높은 임계 경로를 빠르게 식별하려면 임계 경로 추정을 사용합니다. 임계 경로 추정은 임계 경로를 찾는 반복적인 프로세스 속도를 높여줍니다. 임계 경로 추정에 특성화된 블록을 알아보려면 Characterized Blocks (HDL Coder) 항목을 참조하십시오.

I/O 최적화

최적화	설명
프레임에서 샘플로 변환 (HDL Coder)	설계에 필요한 I/O를 최적화하려면 프레임으로부터 샘플로의 변환을 사용하십시오. 이 최적화는 프레임 기반 벡터 또는 행렬 입력을 더 작은 크기의 샘플이나 픽셀로 변환하여 HDL 코드 생성이 스트림 기반 하드웨어를 타깃으로 하게 하고, 대규모 입력 신호와 출력 신호를 처리하는 데 필요한 FPGA I/O를 줄입니다.

최적화

설명

프레임에서 샘플로 변환 (HDL Coder)

설계에 필요한 I/O를 최적화하려면 프레임으로부터 샘플로의 변환을 사용하십시오. 이 최적화는 프레임 기반 벡터 또는 행렬 입력을 더 작은 크기의 샘플이나 픽셀로 변환하여 HDL 코드 생성이 스트림 기반 하드웨어를 타깃으로 하게 하고, 대규모 입력 신호와 출력 신호를 처리하는 데 필요한 FPGA I/O를 줄입니다.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2006a 이전에 개발됨

모두 확장

R2026a: 네이티브 부동소수점 지원

이제 single형 또는 double형의 입력 데이터형을 사용하여 Dead Zone Dynamic 블록에 대해 네이티브 부동소수점 모드에서 HDL 코드를 생성할 수 있습니다. LatencyStrategy HDL 블록 속성을 사용하여 블록에 대한 대기 시간 전략을 지정할 수 있습니다.

R2026a: 블록 및 블록 출력 신호에 대한 합성 특성 지정

SynthesisAttributes HDL 블록 속성을 사용하여 블록과 해당 블록의 출력 신호에 대한 합성 특성을 지정합니다. HDL Coder는 생성된 HDL 코드에 이러한 특성을 포함합니다.

참고 항목

Dead Zone | Triggered Subsystem

Dead Zone Dynamic

설명

포트

입력

u — 입력 신호 스칼라 | 벡터

lo — 불감대의 하한 스칼라 | 벡터

up — 불감대의 상한 스칼라

출력

y — 출력 신호 스칼라 | 벡터

블록 특성

확장 기능

C/C++ 코드 생성 Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성 HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

PLC 코드 생성 Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환 Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2026a: 네이티브 부동소수점 지원

R2026a: 블록 및 블록 출력 신호에 대한 합성 특성 지정

참고 항목

u — 입력 신호
스칼라 | 벡터

lo — 불감대의 하한
스칼라 | 벡터

up — 불감대의 상한
스칼라

y — 출력 신호
스칼라 | 벡터

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.