Main Content

HDL 코드 생성

MATLAB® 코드와 Simulink® 모델로부터 HDL 코드 생성

HDL Coder™ 기능을 사용하여 FPGA 또는 ASIC에서 통신 시스템 설계를 구현할 수 있습니다. 합성 가능하고 이식 가능한 VHDL® 및 Verilog® 코드를 생성하고 VHDL 및 Verilog 테스트 벤치를 생성하여 생성된 코드를 신속하게 시뮬레이션, 테스트 및 검증할 수 있습니다. Simulink 또는 MATLAB 설계로부터 코드를 생성할 수 있습니다. 이 지원에는 오류 검출 및 정정, 변조, 필터, 수학 및 신호 연산, NCO (DSP HDL Toolbox) 블록과 같은 리소스 사용 및 성능에 최적화된 기타 알고리즘이 포함됩니다. HDL 코드를 생성하는 방법에 대한 기본 예제는 Programmable FIR Filter for FPGA 항목을 참조하십시오.

Simulink 또는 MATLAB에서 설계를 디버그하려면 논리 분석기 파형 뷰어를 사용하십시오.

도움말 항목

Simulink 시각화 툴

논리 분석기시간의 경과에 따른 천이 및 상태를 시각화, 측정, 분석

관련 정보