Wrap To Zero
입력이 임계값보다 높으면 출력을 0으로 지정
라이브러리:
Simulink /
Discontinuities
HDL Coder /
Discontinuities
설명
입력이 임계값 값보다 높으면 Wrap To Zero 블록은 출력을 0으로 설정합니다. 입력이 임계값보다 작거나 같으면 출력은 입력과 같습니다.
포트
입력
Port_1 — 입력 신호
스칼라 | 벡터
입력 신호로, 스칼라 또는 벡터로 지정됩니다. Threshold
값보다 크거나 같은 신호 값은 0으로 설정됩니다.
데이터형: single
| double
| int8
| int16
| int32
| int64
| uint8
| uint16
| uint32
| uint64
| Boolean
| fixed point
출력
Port_1 — 출력 신호
스칼라 | 벡터
출력 신호는 입력 신호 값 또는 0으로 설정됩니다. 출력 데이터형은 입력 데이터형과 같습니다.
팁
입력 데이터형이 0을 나타낼 수 없으면 파라미터 오버플로가 발생합니다. 이 오버플로를 감지하려면 구성 파라미터 대화 상자의 진단 > 데이터 유효성 창으로 이동한 후 파라미터 > 오버플로 감지를 경고
또는 오류
로 설정하십시오.
데이터형: single
| double
| int8
| int16
| int32
| int64
| uint8
| uint16
| uint32
| uint64
| Boolean
| fixed point
파라미터
Wrap to Zero 블록의 파라미터를 편집하려면 블록 아이콘을 더블 클릭하십시오.
임계값 — 0을 출력하기 위한 임계값
255
(디폴트 값) | 스칼라
출력값을 0으로 설정하기 위한 임계값입니다.
프로그래밍 방식의 사용법
블록 파라미터: Threshold |
유형: 문자형 벡터 |
값: scalar |
디폴트 값: '255' |
블록 특성
데이터형 |
|
직접 피드스루 |
|
다차원 신호 |
|
가변 크기 신호 |
|
영점교차 검출 |
|
확장 기능
C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.
HDL 코드 생성
HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.
HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.
이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.
ConstrainedOutputPipeline | 기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 |
InputPipeline | 생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 |
OutputPipeline | 생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 |
입력 신호와 임계값 파라미터는 크기가 같아야 합니다. 예를 들어, 입력이 2차원 벡터이면 임계값도 2차원 벡터여야 합니다.
PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.
고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.
버전 내역
R2006a 이전에 개발됨
참고 항목
MATLAB 명령
다음 MATLAB 명령에 해당하는 링크를 클릭했습니다.
명령을 실행하려면 MATLAB 명령 창에 입력하십시오. 웹 브라우저는 MATLAB 명령을 지원하지 않습니다.
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