Switch Case Action Subsystem

Switch Case 블록으로 실행이 활성화되는 서브시스템

라이브러리:
Simulink / Ports & Subsystems

설명

Switch Case Action Subsystem 블록은 Switch Case 블록으로 실행이 제어되는 서브시스템을 만들기 위한 시작점으로 미리 구성된 Subsystem 블록입니다. Switch Case 블록의 입력 포트는 case 조건 파라미터를 사용하여 정의된 case를 선택합니다. 입력값과 선택된 case에 따라 Switch Case Action Subsystem 블록을 실행하기 위해 동작 신호가 전송됩니다. 서브시스템 실행은 서브시스템 내에 배치된 Action Port 블록으로 제어됩니다.

Simulink^®는 Switch Case Action Subsystem 블록에 설정된 우선 순위를 무시합니다. 대신, 서브시스템 실행을 초기화하는 Switch Case 블록에 우선 순위를 설정하십시오.

Switch Case Action Subsystem 블록에 있는 모든 블록은 구동 중인 Switch Case 블록과 같은 레이트로 실행되어야 합니다. 각 블록의 샘플 시간 파라미터를 상속됨(-1) 또는 Switch Case 블록 샘플 시간과 같은 값으로 설정하여 이 요구 사항을 충족할 수 있습니다.

Switch Case Action Subsystem 블록에서 오는 신호 병합하기

예제 모델 ex_switch_case_block에서는 여러 서브시스템 출력 신호에서 하나의 신호를 만드는 방법을 보여줍니다.

Model ex_switch_case_block

Switch Case 블록은 서브시스템 집합에서 If Action Subsystem 블록 하나의 실행을 선택합니다. Switch Case 블록이 선택한 서브시스템과 관계없이 Merge 블록으로 하나의 결과 신호를 만들 수 있습니다.

예제

Simulink 서브시스템 의미 체계

이 예제 세트는 다양한 Simulink® 서브시스템 유형과 이러한 서브시스템을 시뮬레이션할 때 사용되는 의미 체계를 보여줍니다. 각 예제는 모델과 모델 실행 방법의 세부 사항에 대한 설명을 제공합니다.

모델 열기

포트

입력

모두 확장

In1 — 서브시스템에 대한 신호 입력
스칼라 | 벡터 | 행렬

서브시스템 내에 Inport 블록을 배치하면 Subsystem 블록에 외부 입력 포트가 추가됩니다. 포트 레이블은 Inport 블록의 이름과 일치합니다.

Inport 블록을 사용하여 로컬 환경에서 신호를 받습니다.

Action — 서브시스템에 대한 제어 신호 입력
스칼라 | 벡터 | 행렬

서브시스템 내에 Action Port 블록을 배치하면 Subsystem 블록에 외부 입력 포트가 추가되고 블록이 Switch Case Action Subsystem 블록으로 변경됩니다.

Switch Case 블록에서 Switch Case Action Subsystem 블록으로의 일점 쇄선은 동작 신호를 나타냅니다. 동작 신호는 Switch Case Action Subsystem 블록의 동작 포트에 연결된 제어 신호입니다. 동작 신호의 메시지는 서브시스템 실행을 시작합니다.

데이터형: action

출력

모두 확장

Out1 — 서브시스템의 신호 출력
스칼라 | 벡터 | 행렬

서브시스템 내에 Outport 블록을 배치하면 Subsystem 블록에 출력 포트가 추가됩니다. Subsystem 블록의 포트 레이블은 Outport 블록의 이름과 일치합니다.

Outport 블록을 사용하여 로컬 환경으로 신호를 보냅니다.

블록 특성

데이터형	`Boolean^a` \| `bus^a` \| `double^a` \| `enumerated^a` \| `fixed point^a` \| `half^a` \| `integer^a` \| `single^a` \| `string^a`
직접 피드스루	`아니요`
다차원 신호	`예^a`
가변 크기 신호	`예^a`
영점교차 검출	`아니요`
^a 지원되는 실제 데이터형이나 기능은 블록 구현에 따라 달라집니다.

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

실제 코드 생성 지원은 블록 구현에 따라 달라집니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA나 ASIC 설계용의 Verilog 코드나 VHDL 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

아키텍처 설명

Module(디폴트 값) 서브시스템 내에 서브시스템과 블록을 위한 코드를 생성합니다.

아키텍처	설명
`Module`(디폴트 값)	서브시스템 내에 서브시스템과 블록을 위한 코드를 생성합니다.
`BlackBox`	블랙박스 인터페이스를 생성합니다. 생성된 HDL 코드에는 서브시스템의 입력/출력 포트 정의만 포함됩니다. 그러므로 모델에서 서브시스템을 사용하여 수동으로 작성된 기존 HDL 코드에 인터페이스를 생성할 수 있습니다. 서브시스템에 블랙박스 인터페이스를 생성하는 것은 클록 신호 없이 Model 블록 인터페이스를 생성하는 것과 비슷합니다.
`No HDL`	생성된 코드에서 서브시스템을 제거합니다. 시뮬레이션에서 서브시스템을 사용할 수 있지만 HDL 코드에서 “no-op”로 간주합니다.

BlackBox

블랙박스 인터페이스를 생성합니다. 생성된 HDL 코드에는 서브시스템의 입력/출력 포트 정의만 포함됩니다. 그러므로 모델에서 서브시스템을 사용하여 수동으로 작성된 기존 HDL 코드에 인터페이스를 생성할 수 있습니다.

서브시스템에 블랙박스 인터페이스를 생성하는 것은 클록 신호 없이 Model 블록 인터페이스를 생성하는 것과 비슷합니다.

No HDL

생성된 코드에서 서브시스템을 제거합니다. 시뮬레이션에서 서브시스템을 사용할 수 있지만 HDL 코드에서 “no-op”로 간주합니다.

HDL 블록 속성

일반
AdaptivePipelining	합성 툴, 타깃 주파수, 곱셈기 워드 길이에 따른 자동 파이프라인 삽입입니다. 디폴트 값은 `inherit`입니다. AdaptivePipelining (HDL Coder) 항목도 참조하십시오.
BalanceDelays	하나의 경로를 따라 새로운 지연이 발생하는 것을 감지하고 일치하는 지연을 다른 경로에 삽입합니다. 디폴트 값은 `inherit`입니다. BalanceDelays (HDL Coder) 항목도 참조하십시오.
ClockRatePipelining	느린 데이터 레이트 대신 빠른 클록 속도로 파이프라인 레지스터를 삽입합니다. 디폴트 값은 `inherit`입니다. ClockRatePipelining (HDL Coder) 항목도 참조하십시오.
ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 `0`입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
DistributedPipelining	파이프라인 레지스터 분산 또는 레지스터 타이밍 재지정입니다. 디폴트 값은 `inherit`입니다. DistributedPipelining (HDL Coder) 항목도 참조하십시오.
DSPStyle	곱셈기 매핑에 대한 합성 특성입니다. 디폴트 값은 `안 함`입니다. DSPStyle (HDL Coder) 항목도 참조하십시오.
FlattenHierarchy	생성된 HDL 코드에서 서브시스템 계층 구조를 제거합니다. 디폴트 값은 `inherit`입니다. FlattenHierarchy (HDL Coder) 항목도 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.
SharingFactor	단일 공유 리소스에 매핑할 기능적으로 동일한 리소스 개수입니다. 디폴트 값은 0입니다. Resource Sharing (HDL Coder) 항목도 참조하십시오.
StreamingFactor	직렬, 스칼라 데이터 경로로 변환하기 위해 시간 다중화된 병렬 데이터 경로 또는 벡터의 개수입니다. 디폴트 값은 0이며, 전체 병렬 데이터 경로를 구현합니다. Streaming (HDL Coder) 항목도 참조하십시오.

타깃 지정

이 블록은 DUT가 될 수 없으므로 타깃 지정 탭의 블록 속성 설정은 무시됩니다.

제한 사항

서브시스템의 출력이 버스이면 아웃포트의 초기 조건은 0이어야 합니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

실제 데이터형 지원은 블록 구현에 따라 다릅니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Action Port | Switch Case | Subsystem

도움말 항목

서브시스템 실행 선택