Compare To Zero

신호를 0과 비교하는 방법 결정

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라이브러리:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

설명

Compare To Zero 블록은 입력 신호를 0과 비교합니다. 연산자 파라미터를 사용하여 입력을 0과 비교할 방법을 지정하십시오.

출력은 비교가 false이면 0이고 비교가 true이면 1입니다.

예제

유계 가변 크기 신호의 기본 연산

이 예제에서는 유계 가변 크기 신호를 생성하는 방법을 보여주고 이러한 신호를 사용하는 일부 연산을 보여줍니다. 이 예제에서는 Selector 블록과 Switch 블록을 사용하여 가변 크기 신호를 생성합니다. 이 신호는 수학 연산, 버스 생성, 버스 선택, 행렬 결합 및 이산 필터 방정식 구현에 사용됩니다.

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포트

입력

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Port_1 — 입력 신호
스칼라 | 벡터 | 행렬

입력 신호로, 스칼라, 벡터 또는 행렬로 지정되며 0과 비교됩니다. 입력 데이터형이 0을 나타낼 수 없으면 파라미터 오버플로가 발생합니다. 이 오버플로를 감지하려면 구성 파라미터 대화 상자의 진단 > 데이터 유효성 창으로 이동한 후 파라미터 > 오버플로 감지를 경고 또는 오류로 설정하십시오.

이 경우 블록은 입력 신호를 입력 데이터형의 접지 값과 비교합니다. 예를 들어, 유형 fixdt(0,8,2^0,10)의 입력 신호가 있는 경우 입력 데이터형은 편향 10으로 인해 10에서 265 사이의 부호 없는 8비트 정수를 나타낼 수 있습니다. 접지 값은 0이 아니라 10입니다.

출력

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Port_1 — 출력 신호
0 | 1 | 스칼라 | 벡터 | 행렬

출력은 비교가 false이면 0이고 비교가 true이면 1입니다.

블록 출력은 출력 데이터형 파라미터에 대해 선택한 값에 따라 uint8 또는 boolean입니다.

데이터형: uint8 | Boolean

파라미터

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연산자 — 논리 연산자
<= (디폴트 값) | == | ~= | < | >= | >

이 파라미터는 다음 값을 가질 수 있습니다.

== — 입력이 0과 같은지 확인합니다.
~= — 입력이 0과 같지 않은지 확인합니다.
< — 입력이 0보다 작은지 확인합니다.
<= — 입력이 0보다 작거나 같은지 확인합니다.
> — 입력이 0보다 큰지 확인합니다.
>= — 입력이 0보다 크거나 같은지 확인합니다.

프로그래밍 방식의 사용법

블록 파라미터: relop

유형: 문자형 벡터

값: '==' | '~='| '<' |'<='| '>='| '>'

디폴트 값: '<='

출력 데이터형 — 출력의 데이터형
`부울` (디폴트 값) | `uint8`

출력의 데이터형을 boolean 또는 uint8로 지정합니다.

프로그래밍 방식의 사용법

블록 파라미터: OutDataTypeStr

유형: 문자형 벡터

값: 'boolean' | 'uint8'

디폴트 값: 'boolean'

영점교차 검출 활성화 — 영점교차 검출을 활성화하도록 선택
켜기 (디폴트 값) | 끄기

영점교차 검출을 활성화하도록 선택합니다. 자세한 내용은 Zero-Crossing Detection 항목을 참조하십시오.

프로그래밍 방식의 사용법

블록 파라미터: ZeroCross

유형: 문자형 벡터

값: 'off' | 'on'

디폴트 값: 'on'

블록 특성

데이터형	`Boolean` \| `double` \| `fixed point` \| `half` \| `integer` \| `single`
직접 피드스루	`예`
다차원 신호	`예`
가변 크기 신호	`예`
영점교차 검출	`예`

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 `0`입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.

복소수 데이터 지원

이 블록은 복소 신호를 위한 코드 생성을 지원합니다.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Compare To Constant | Logical Operator | Bitwise Operator | String Compare

Compare To Zero

설명

예제

유계 가변 크기 신호의 기본 연산

포트

입력

Port_1 — 입력 신호 스칼라 | 벡터 | 행렬

출력

Port_1 — 출력 신호 0 | 1 | 스칼라 | 벡터 | 행렬

파라미터

연산자 — 논리 연산자 <= (디폴트 값) | == | ~= | < | >= | >

프로그래밍 방식의 사용법

출력 데이터형 — 출력의 데이터형 부울 (디폴트 값) | uint8

프로그래밍 방식의 사용법

영점교차 검출 활성화 — 영점교차 검출을 활성화하도록 선택 켜기 (디폴트 값) | 끄기

프로그래밍 방식의 사용법

블록 특성

확장 기능

C/C++ 코드 생성 Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성 HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

PLC 코드 생성 Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환 Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

참고 항목

Port_1 — 입력 신호
스칼라 | 벡터 | 행렬

Port_1 — 출력 신호
0 | 1 | 스칼라 | 벡터 | 행렬

연산자 — 논리 연산자
<= (디폴트 값) | == | ~= | < | >= | >

출력 데이터형 — 출력의 데이터형
`부울` (디폴트 값) | `uint8`

영점교차 검출 활성화 — 영점교차 검출을 활성화하도록 선택
켜기 (디폴트 값) | 끄기

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.