Backlash

유격(play)이 있는 시스템의 동작 모델링

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라이브러리:
Simulink / Discontinuities
HDL Coder / Discontinuities

설명

Backlash 블록은 입력의 변화가 출력에도 동일한 변화를 일으키는 시스템을 구현합니다. 단, 입력 방향이 변경되는 경우는 예외입니다. 입력 방향이 변경되면 입력의 초기 변화는 출력에 아무런 영향을 미치지 않습니다. 시스템의 좌우 유격 정도를 불감대역이라고 합니다. 불감대역은 출력을 중심으로 형성됩니다. 다음 그림은 디폴트 불감대역 폭이 1이고 초기 출력이 0인 초기 상태를 보여줍니다.

유격이 있는 시스템은 다음 세 가지 모드 중 하나일 수 있습니다.

모드	입력	출력
비체결(Disengaged)	불감대역 영역 내에 있음.	일정하게 유지됨.
양의 방향으로 체결(Engaged-positive direction)	불감대역 영역 밖에 있으며 증가하는 중.	입력에서 불감대역 폭의 절반을 뺀 값과 같음.
음의 방향으로 체결(Engaged-negative direction)	불감대역 영역 밖에 있으며 감소하는 중.	입력에 불감대역 폭의 절반을 더한 값과 같음.

초기 출력 파라미터 값은 불감대역 영역의 초기 중심을 정의합니다.

아래 표에는 초기 조건이 불감대역 폭 = 2, 초기 출력 = 5인 경우의 출력값이 나와 있습니다.

출력값	조건
5	4 <= 입력 <= 6
입력 + 1	입력 < 4
입력 - 1	입력 > 6

예를 들어, Backlash 블록을 사용하여 두 기어의 메싱을 모델링할 수 있습니다. 입력과 출력은 모두 한쪽 끝에 기어가 있는 샤프트이며, 입력 샤프트가 출력 샤프트를 구동합니다. 기어 톱니 사이의 여분 공간으로 인해 유격(play)이 발생합니다. 이 간격의 폭이 불감대역 폭 파라미터입니다. 시스템이 초기에 비체결 상태인 경우 초기 출력 파라미터가 출력을 정의합니다.

다음 그림은 초기 입력이 불감대역 내에 있고 시스템이 비체결 모드에서 시작되는 경우의 동작을 설명합니다.

입력이 증가하여 불감대역의 끝에 도달하면 출력과 체결됩니다. 출력은 이전 값을 그대로 유지합니다.

입력이 출력과 체결된 후에는 출력이 입력과 동일한 양만큼 변합니다.

입력 방향이 반대가 되면 입력은 출력과의 체결이 해제됩니다. 출력은 입력이 불감대역의 끝에 도달하여 다시 체결될 때까지 일정하게 유지됩니다.

예제

사인파에서 Backlash 출력 보기

이 예제에서는 디폴트 파라미터를 사용하여 Backlash 블록이 사인파에 미치는 영향을 보여줍니다. 초기 불감대역 폭은 1이고 초기 출력은 0입니다.

초기 불감대역은 0을 중심으로 하며 폭이 1입니다. 따라서 각 방향으로 .5씩 확장됩니다. Backlash 블록의 출력은 0에서 시작하며 입력이 불감대역의 경계인 .5에 도달할 때까지 변하지 않습니다. 그런 다음 출력이 양의 방향으로 체결되고 입력과 동일한 양만큼 변합니다. 입력은 값 1에 도달한 후에는 음의 방향으로 이동하기 시작합니다. 이 시점에서, 출력이 체결 해제되고 입력이 불감대역 폭 1을 통과할 때까지 출력은 일정하게 유지됩니다. 입력이 불감대역의 끝인 0에 도달하면 출력이 체결되고 입력과 함께 음의 방향으로 이동하기 시작합니다.

포트

입력

Port_1 — 입력 신호

스칼라 | 벡터

백래시 알고리즘에 대한 입력 신호입니다. 이 신호의 값은 불감대역 내에 있거나 양의 방향 또는 음의 방향으로 출력과 체결 상태일 수 있습니다.

데이터형: double | single | int8 | int16 | int32 | uint8 | uint16 | uint32

출력

Port_1 — 출력 신호

스칼라 | 벡터

백래시 알고리즘이 입력 신호에 적용된 후의 출력 신호입니다. 입력이 불감대역 내에 있으면 출력은 변경되지 않은 상태로 유지됩니다. 입력이 출력과 체결 상태에 있으면 출력은 입력과 동일한 양만큼 변합니다.

데이터형: double | single | int8 | int16 | int32 | uint8 | uint16 | uint32

파라미터

불감대역 폭 — 불감대역의 폭 지정

1 (디폴트 값) | 스칼라 | 벡터

출력값을 중심으로 형성되는 불감대역의 크기를 지정합니다. 입력 신호가 불감대역 내에 있는 경우 입력의 변화가 출력의 변화를 야기하지 않습니다. 입력 신호가 불감대역 밖에 있는 경우 출력이 입력과 동일한 양만큼 변합니다.

프로그래밍 방식의 사용법

블록 파라미터: BacklashWidth

유형: 문자형 벡터

값: 실수형 스칼라 또는 벡터

디폴트 값: '1'

초기 출력 — 초기 출력값 지정

0 (디폴트 값) | 스칼라 | 벡터

불감대역 영역의 초기 중심을 지정합니다. 초기 입력값이 불감대역 영역 내에 있는 경우 출력값은 초기 출력과 같습니다. 초기 입력값이 불감대역 영역 밖에 있는 경우 출력값은 초기 출력에 불감대역 폭의 절반을 더하거나 뺀 값입니다.

프로그래밍 방식의 사용법

블록 파라미터: InitialOutput

유형: 문자형 벡터

값: 실수형 스칼라 또는 벡터

디폴트 값: '0'

입력 처리 — 샘플 기반 또는 프레임 기반 처리 지정

요소를 채널로(샘플 기반) (디폴트 값) | 열을 채널로(프레임 기반)

블록이 샘플 기반 처리를 수행할지 아니면 프레임 기반 처리를 수행할지 지정합니다.

• 열을 채널로(프레임 기반) — 입력의 각 열을 별도의 채널로 처리합니다(프레임 기반 처리).

  참고

  프레임 기반 처리를 수행하려면 DSP System Toolbox™ 라이선스가 필요합니다.

  자세한 내용은 Sample- and Frame-Based Concepts (DSP System Toolbox) 항목을 참조하십시오.

• 요소를 채널로(샘플 기반) — 입력의 각 요소를 별도의 채널로 처리합니다(샘플 기반 처리).

입력 처리를 사용하여 블록이 샘플 기반 처리를 수행할지 아니면 프레임 기반 처리를 수행할지 지정합니다. 이 두 가지 처리 모드에 대한 자세한 내용은 Sample- and Frame-Based Concepts (DSP System Toolbox) 항목을 참조하십시오.

프로그래밍 방식의 사용법

블록 파라미터: InputProcessing

유형: 문자형 벡터

값: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

디폴트 값: 'Elements as channels (sample based)'

영점교차 검출 활성화 — 영점교차 검출 활성화

on (디폴트 값) | off

영점교차 검출을 활성화하도록 선택합니다. 자세한 내용은 Zero-Crossing Detection 항목을 참조하십시오.

이 블록은 가변 스텝 솔버를 사용하는 시뮬레이션에서만 영점교차 검출을 지원합니다. 시뮬레이션에 고정 스텝 솔버를 사용하는 경우 소프트웨어가 이 블록에 대해 영점교차를 검출하지 않고 찾지 않습니다.

프로그래밍 방식의 사용법

블록 파라미터: ZeroCross

유형: 문자형 벡터 | string형

값: 'off' | 'on'

디폴트 값: 'on'

블록 특성

데이터형	double | integer | single
직접 피드스루	예
다차원 신호	아니요
가변 크기 신호	아니요
영점교차 검출	예

확장 기능

C/C++ 코드 생성

Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

생성 코드는 특정 조건에서 memcpy 함수 또는 memset 함수(string.h)를 사용합니다.

HDL 코드 생성

HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

ConstrainedOutputPipeline	설계 내 기존 지연 요소를 이동시켜 출력단에 배치할 레지스터의 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 0입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.
SynthesisAttributes	모델 내 블록 및 블록 출력 신호에 대한 합성 특성을 지정합니다. 생성된 HDL 코드에는 이러한 특성이 포함됩니다. 자세한 내용은 SynthesisAttributes (HDL Coder) 항목을 참조하십시오.

제한 사항

불감대역 폭 및 초기 출력 파라미터는 스칼라 값만 지원합니다.

버전 내역

R2006a 이전에 개발됨

R2026a: 블록 및 블록 출력 신호에 대한 합성 특성 지정

SynthesisAttributes HDL 블록 속성을 사용하여 블록과 해당 블록의 출력 신호에 대한 합성 특성을 지정합니다. HDL Coder는 생성된 HDL 코드에 이러한 특성을 포함합니다.

참고 항목

Dead Zone