S-R Flip-Flop

S-R 플립플롭 모델링

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라이브러리:
Simulink Extras / Flip Flops

설명

S-R Flip-Flop 블록은 NOR 게이트를 사용하여 생성된 단순한 Set-Reset 플립플롭을 모델링합니다.

S-R Flip-Flop 블록은 2개의 입력 S와 R(S는 Set, R은 Reset을 나타냄) 및 2개의 출력 Q와 관련 보수 !Q를 가집니다.

S-R Flip-Flop 블록의 진리표는 다음과 같습니다. 이 진리표에서 Q_n-1은 이전 시간 스텝의 출력입니다.

참고

S-R Flip-Flop 블록은 0이 아닌 입력을 true(1)로 처리합니다.

S	R	Q n	!Q n
0	0	Q n-1	!Q n-1
0	1	0	1
1	0	1	0
1	1	0	0

S가 1이고 R이 0인 경우 플립플롭은 설정(set) 상태가 됩니다(Q_n = 1). R이 1이고 S가 0인 경우 플립플롭은 재설정(reset) 상태가 됩니다(Q_n = 0). S와 R이 모두 0인 경우 플립플롭은 이전 상태를 유지합니다(Q_n = Q_n-1).

팁

R과 S가 모두 1인 상태를 피하십시오. 이 상태에서는 Q와 !Q가 모두 0입니다. !Q가 Q의 보수가 아니므로 이 상태는 정의되지 않습니다. 이 상태를 처리하려면 J-K Flip-Flop 블록을 사용해 보십시오.

부울 데이터형 또는 double 데이터형의 논리형 신호

S-R Flip-Flop 블록이 Combinatorial Logic 블록을 사용하는 마스크 처리된 서브시스템이므로, 논리형 신호를 double형 대신 부울 데이터로 구현 구성 파라미터 설정은 S-R Flip-Flop 블록의 입력 데이터형과 출력 데이터형에 영향을 줍니다. 이 구성 파라미터에 대한 자세한 내용은 논리형 신호를 double형 대신 부울 데이터로 구현 항목을 참조하십시오.

포트

입력

S — 설정(Set) 입력

스칼라

설정(Set) 입력으로, 스칼라, 벡터 또는 행렬로 지정됩니다.

종속성

S-R Flip-Flop 블록이 허용하는 데이터형은 논리형 신호를 double형 대신 부울 데이터로 구현 구성 파라미터의 설정에 따라 다릅니다.

• On — S-R Flip-Flop 블록이 boolean형의 실수형 스칼라 신호만 받습니다.

• Off — S-R Flip-Flop 블록이 boolean형 또는 double형의 실수형 스칼라 신호를 받습니다(두 입력의 유형이 같아야 함).

데이터형: double | Boolean

R — 재설정(Reset) 입력

스칼라

재설정(Reset) 입력으로, 스칼라, 벡터 또는 행렬로 지정됩니다.

종속성

S-R Flip-Flop 블록이 허용하는 데이터형은 논리형 신호를 double형 대신 부울 데이터로 구현 구성 파라미터의 설정에 따라 다릅니다.

• On — S-R Flip-Flop 블록이 boolean형의 실수형 스칼라 신호만 받습니다.

• Off — S-R Flip-Flop 블록이 boolean형 또는 double형의 실수형 스칼라 신호를 받습니다(두 입력의 유형이 같아야 함).

데이터형: double | Boolean

출력

Q — 출력 신호 Q

스칼라

출력 신호 Q로, 입력과 동일한 차원과 데이터형을 가집니다.

데이터형: double | Boolean

!Q — 출력 신호 !Q

스칼라

출력 신호 !Q로, 입력과 동일한 차원과 데이터형을 가집니다.

데이터형: double | Boolean

파라미터

초기 조건(Q의 상태) — 출력 Q의 초기값

0 (디폴트 값) | 스칼라

출력 Q의 초기값을 지정합니다. 0이 아닌 값은 true(1)로 처리됩니다.

프로그래밍 방식의 사용법

블록 파라미터: initial_condition

유형: 문자형 벡터

값: 스칼라

디폴트 값: '0'

확장 기능

HDL 코드 생성

HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

일반
ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 0입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.

버전 내역

R2008b에 개발됨

참고 항목

J-K Flip-Flop | Clock | D Latch | D Flip-Flop