Unary Minus

입력의 부호 반전

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라이브러리:
Simulink / Math Operations
HDL Coder / HDL Floating Point Operations
HDL Coder / Math Operations

설명

Unary Minus 블록은 입력의 부호를 반전합니다.

예제

행렬 입력의 단항 마이너스

이 예제에서는 행렬 입력의 단항 마이너스를 계산하는 방법을 보여줍니다.

포트

입력

Port_1 — 부호 반전할 신호

스칼라 | 벡터 | 행렬 | N차원 배열

입력 신호로, 스칼라, 벡터 또는 N차원 배열로 지정됩니다.

데이터형: half | single | double | int8 | int16 | int32 | int64 | fixed point

출력

Port_1 — 입력 신호의 부호 반전

스칼라 | 벡터 | 행렬 | N차원 배열

입력 신호의 부호가 반전됩니다. 출력은 입력과 동일한 데이터형 및 차원을 가집니다.

데이터형: half | single | double | int8 | int16 | int32 | int64 | fixed point

파라미터

정수 오버플로 시 포화 — 오버플로 동작 방법

off (디폴트 값) | on

정수 오버플로 시 포화가 발생하게 하려면 선택하십시오. 그렇지 않으면 오버플로 시 래핑됩니다.

이 체크박스를 선택하는 경우 출력이나 결과뿐만 아니라 블록의 모든 내부 연산에 포화가 적용됩니다. 일반적으로 코드 생성 프로세스는 오버플로가 발생할 가능성이 없는 경우를 감지할 수 있습니다. 이 경우, 코드 생성기는 포화 코드를 생성하지 않습니다.

부호 있는 정수 데이터형의 경우 가장 큰 음수의 단항 마이너스는 이 데이터형으로 표현할 수 없습니다. 이 경우, 정수 오버플로 시 포화 체크박스에서 블록의 동작을 제어합니다.

파라미터 설정	블록 동작	예제
정수 오버플로 시 포화 = on	값이 정수 데이터형의 가장 큰 양수 값으로 포화됨	부호 있는 8비트 정수의 경우 -128은 127에 매핑됩니다. 부호 있는 16비트 정수의 경우 -32768은 32767에 매핑됩니다. 부호 있는 32비트 정수의 경우 -2147483648은 2147483647에 매핑됩니다.
정수 오버플로 시 포화 = off	값이 정수 데이터형의 가장 큰 음수 값으로 래핑됨	부호 있는 8비트 정수의 경우 -128은 -128로 유지됩니다. 부호 있는 16비트 정수의 경우 -32768은 -32768로 유지됩니다. 부호 있는 32비트 정수의 경우 -2147483648은 -2147483648로 유지됩니다.

프로그래밍 방식의 사용법

블록 파라미터: SaturateOnIntegerOverflow

유형: 문자형 벡터

값: 'off' | 'on'

디폴트 값: 'off'

샘플 시간(상속된 경우 -1) — 샘플 간의 간격

-1 (디폴트 값) | 스칼라 | 벡터

샘플 간의 시간 간격을 지정합니다. 샘플 시간을 상속하려면 이 파라미터를 -1로 설정하십시오. 자세한 내용은 샘플 시간 지정하기 항목을 참조하십시오.

종속성

이 파라미터는 -1 이외의 값으로 설정한 경우에만 표시됩니다. 자세한 내용은 Blocks for Which Sample Time Is Not Recommended 항목을 참조하십시오.

프로그래밍 방식의 사용법

프로그래밍 방식으로 블록 파라미터 값을 설정하려면 set_param 함수를 사용하십시오.

파라미터:	SampleTime
값:	"-1" (디폴트 값) | scalar or vector in quotes

블록 특성

데이터형	double | fixed pointa | half | integera | single
직접 피드스루	예
다차원 신호	예
가변 크기 신호	아니요
영점교차 검출	아니요
a 이 블록은 부호가 있는 고정소수점 데이터형만 지원합니다.

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성

HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 0입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.
SynthesisAttributes	모델 내 블록 및 블록 출력 신호에 대한 합성 특성을 지정합니다. 생성된 HDL 코드에는 이러한 특성이 포함됩니다. 자세한 내용은 SynthesisAttributes (HDL Coder) 항목을 참조하십시오.

복소수 데이터 지원

이 블록은 복소 신호를 위한 코드 생성을 지원합니다.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환

Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

이 블록은 부호 있는 고정소수점 데이터형만 지원합니다.

버전 내역

R2006a 이전에 개발됨

R2026a: 블록 및 블록 출력 신호에 대한 합성 특성 지정

SynthesisAttributes HDL 블록 속성을 사용하여 블록과 해당 블록의 출력 신호에 대한 합성 특성을 지정합니다. HDL Coder는 생성된 HDL 코드에 이러한 특성을 포함합니다.

참고 항목

uminus

도움말 항목

• 연산자 우선 순위