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Reshape

신호의 차원 수 변경

• 라이브러리:

• Simulink / Math Operations

  HDL Coder / Math Operations

• 

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설명

Reshape 블록은 출력 차원 수 파라미터를 사용하여, 입력 신호의 차원 수를 사용자가 지정한 차원 수로 변경합니다. 예를 들어 이 블록을 사용하여 요소를 N개 가진 벡터를 1×N 또는 N×1 행렬 신호로 변경할 수 있습니다.

포트

입력

Port_1 — 입력 신호

스칼라 | 벡터 | 행렬

차원이 출력 차원 수 파라미터에 따라 달라지는 입력 신호입니다.

데이터형: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

출력

Port_1 — 출력 신호

스칼라 | 벡터 | 행렬

출력 차원 수 파라미터에 지정된 차원 수로 생성된 출력 신호입니다.

데이터형: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

파라미터

출력 차원 수 — 출력 신호의 차원

1차원 배열 (디폴트 값) | 열 벡터(2차원) | 행 벡터(2차원) | 사용자 지정 | 참조 입력 포트에서 파생

출력 신호의 차원 수를 지정합니다.

출력 차원 수	설명
1차원 배열	다차원 배열을 벡터(1차원 배열) 배열 신호로 변환합니다. 출력 벡터는 입력 행렬의 첫 번째 열이 오고 그 뒤에 두 번째 열이 오는 식으로 구성됩니다. (이 옵션은 벡터 입력을 변경하지 않은 상태로 둡니다.)
열 벡터	벡터, 행렬 또는 다차원 입력 신호를 열 행렬인 M×1 행렬로 변환합니다. 여기서 M은 입력 신호의 요소 개수입니다. 행렬인 경우 열 우선 순서로 변환됩니다. 다차원 배열인 경우 첫 번째 차원을 따라 변환됩니다.
행 벡터	벡터, 행렬 또는 다차원 입력 신호를 행 행렬인 1×N 행렬로 변환합니다. 여기서 N은 입력 신호의 요소 개수입니다. 행렬인 경우 열 우선 순서로 변환됩니다. 다차원 배열인 경우 첫 번째 차원을 따라 변환됩니다.
사용자 지정	출력 차원 파라미터를 사용하여, 입력 신호를 사용자가 지정한 차원을 갖는 출력 신호로 변환합니다.
참조 입력 포트에서 파생	블록에 Ref라는 두 번째 입력 포트를 생성합니다. Ref 입력 포트에 대한 신호 입력의 차원에서 출력 신호의 차원을 파생합니다. 이 옵션을 선택하면 출력 차원 파라미터가 비활성화됩니다. 이 파라미터를 선택할 경우 두 입력 포트, 즉 U와 Ref에 대한 입력 신호는 동일한 샘플링 모드(샘플 기반 또는 프레임 기반)를 사용해야 합니다.

프로그래밍 방식의 사용법

블록 파라미터: OutputDimensionality

유형: 문자형 벡터

값: '1-D array' | 'Column vector (2-D)' | 'Row vector (2-D)' | 'Customize' | 'Derive from reference input port'

디폴트 값: '1-D array'

출력 차원 — 출력 신호의 사용자 지정 차원

[1,1] (디폴트 값) | [integer] | [integer,integer]

출력 신호의 차원을 지정합니다. 값은 요소를 한 개 또는 여러 개 가진 벡터일 수 있습니다. 값 [N]은 크기가 N인 벡터를 출력합니다. 값 [M N]은 M×N 행렬을 출력합니다. 입력 신호의 요소 개수는 출력 차원 파라미터에 의해 지정된 요소 개수와 일치해야 합니다. 다차원 배열인 경우 첫 번째 차원을 따라 변환됩니다.

종속성

이 파라미터를 활성화하려면 출력 차원 수를 사용자 지정으로 설정하십시오.

프로그래밍 방식의 사용법

블록 파라미터: OutputDimensions

유형: 문자형 벡터

값: '[integer,intger]' |

디폴트 값: '[1,1]'

블록 특성

데이터형	Boolean | bus | double | enumerated | fixed point | half | integer | single
직접 피드스루	yes
다차원 신호	yes
가변 크기 신호	yes
영점교차 검출	no

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성

HDL Coder™를 사용하여 FPGA나 ASIC 설계용의 Verilog 코드나 VHDL 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 단일 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 0입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.

복소수 데이터 지원

이 블록은 복소 신호를 위한 코드 생성을 지원합니다.

FOR-GENERATE 루프 지원

이 블록에 대해 타깃 언어를 VHDL^®로 설정하면 HDL Coder는 FOR-GENERATE 루프를 사용하여 코드를 생성합니다.

타깃 언어가 Verilog^®인 경우에는 루프가 풀린 코드가 생성됩니다. 자세한 내용은 Unroll For-Generate Loops in VHDL Code (HDL Coder) 항목을 참조하십시오.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Squeeze

도움말 항목

• Group Nonvirtual Buses in Arrays of Buses