Interval Test

신호가 지정된 구간 내에 있는지 확인

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라이브러리:
Simulink / Logic and Bit Operations

설명

Interval Test 블록은 입력이 하한 파라미터와 상한 파라미터로 지정된 값 사이에 있으면 true(1)를 출력합니다. 이 블록은 입력이 그러한 값을 벗어나면 false(0)를 출력합니다. 입력이 하한 또는 상한과 같은 경우 이 블록의 출력은 왼쪽이 닫힌 구간 및 오른쪽이 닫힌 구간 체크박스의 선택 여부에 따라 결정됩니다.

예제

Variable-Size Signal Length Adaptation

Model showing how to change the length of a signal over time.

• 모델 열기

포트

입력

Port_1 — 입력 신호

스칼라 | 벡터 | 행렬 | N차원 배열

입력 신호로, 스칼라, 벡터, 행렬 또는 N차원 배열로 지정됩니다.

제한 사항

입력 신호가 열거형이면 상한 값과 하한 값은 동일한 열거형이어야 합니다.

데이터형: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

출력

Port_1 — 출력 신호

스칼라 | 벡터 | 행렬 | N차원 배열

입력값이 지정된 구간 내에 속하는지를 나타내는 출력 신호입니다. 출력 데이터형을 부울 또는 uint8로 지정할 수 있습니다.

데이터형: uint8 | Boolean

파라미터

오른쪽이 닫힌 구간 — 상한 값 포함

on (디폴트 값) | off

이 체크박스를 선택하면 블록이 true(1)를 출력하는 구간에 상한이 포함됩니다.

프로그래밍 방식의 사용법

블록 파라미터: IntervalClosedRight

유형: 문자형 벡터

값: 'on' | 'off'

디폴트 값: 'on'

상한 — 구간의 상한

0.5 (디폴트 값) | 스칼라 | 벡터 | 행렬 | N차원 배열

블록이 true(1)를 출력하는 구간의 상한입니다.

프로그래밍 방식의 사용법

블록 파라미터: uplimit

유형: 문자형 벡터

값: 스칼라 | 벡터 | 행렬 | N차원 배열

디폴트 값: '0.5'

왼쪽이 닫힌 구간 — 하한 값 포함

on (디폴트 값) | off

이 체크박스를 선택하면 블록이 true(1)를 출력하는 구간에 하한이 포함됩니다.

프로그래밍 방식의 사용법

블록 파라미터: IntervalClosedLeft

유형: 문자형 벡터

값: 'on' | 'off'

디폴트 값: 'on'

하한 — 구간의 하한

-0.5 (디폴트 값) | 스칼라 | 벡터 | 행렬 | N차원 배열

블록이 true(1)를 출력하는 구간의 하한입니다.

프로그래밍 방식의 사용법

블록 파라미터: lowlimit

유형: 문자형 벡터

값: 스칼라 | 벡터 | 행렬 | N차원 배열

디폴트 값: '-0.5'

출력 데이터형 — 출력 데이터형

부울 (디폴트 값) | uint8

출력 데이터형을 boolean 또는 uint8로 지정합니다.

프로그래밍 방식의 사용법

블록 파라미터: OutDataTypeStr

유형: 문자형 벡터

값: 'boolean' | 'uint8'

디폴트 값: 'boolean'

블록 특성

데이터형	Boolean | double | enumerated | fixed point | integer | single
직접 피드스루	예
다차원 신호	예
가변 크기 신호	아니요
영점교차 검출	아니요

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성

HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

아키텍처	설명
Module(디폴트 값)	서브시스템 내에 서브시스템과 블록을 위한 코드를 생성합니다.
BlackBox	블랙박스 인터페이스를 생성합니다. 생성된 HDL 코드에는 서브시스템의 입력/출력 포트 정의만 포함됩니다. 그러므로 모델에서 서브시스템을 사용하여 수동으로 작성된 기존 HDL 코드에 인터페이스를 생성할 수 있습니다. 서브시스템에 블랙박스 인터페이스를 생성하는 것은 클록 신호 없이 Model 블록 인터페이스를 생성하는 것과 비슷합니다.
No HDL	생성된 코드에서 서브시스템을 제거합니다. 시뮬레이션에서 서브시스템을 사용할 수 있지만 HDL 코드에서 “no-op”로 간주합니다.

블랙박스 인터페이스 사용자 지정

BlackBox 아키텍처의 경우 포트 이름을 사용자 지정하고 외부 컴포넌트 인터페이스의 특성을 설정할 수 있습니다. Customize Black Box or HDL Cosimulation Interface (HDL Coder) 항목을 참조하십시오.

HDL 블록 속성

일반
AdaptivePipelining	합성 툴, 타깃 주파수, 곱셈기 워드 길이에 따른 자동 파이프라인 삽입입니다. 디폴트 값은 inherit입니다. AdaptivePipelining (HDL Coder) 항목도 참조하십시오.
ClockRatePipelining	느린 데이터 레이트 대신 빠른 클록 속도로 파이프라인 레지스터를 삽입합니다. 디폴트 값은 inherit입니다. ClockRatePipelining (HDL Coder) 항목도 참조하십시오.
ConstrainedOutputPipeline	설계 내 기존 지연 요소를 이동시켜 출력단에 배치할 레지스터의 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 0입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
DistributedPipelining	파이프라인 레지스터 분산 또는 레지스터 타이밍 재지정입니다. 디폴트 값은 inherit입니다. DistributedPipelining (HDL Coder) 항목도 참조하십시오.
FlattenHierarchy	생성된 HDL 코드에서 서브시스템 계층 구조를 제거합니다. 디폴트 값은 inherit입니다. FlattenHierarchy (HDL Coder) 항목도 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.
SharingFactor	단일 공유 리소스에 매핑할 기능적으로 동일한 리소스 개수입니다. 디폴트 값은 0입니다. Resource Sharing (HDL Coder) 항목도 참조하십시오.
StreamingFactor	직렬, 스칼라 데이터 경로로 변환하기 위해 시간 다중화된 병렬 데이터 경로 또는 벡터의 개수입니다. 디폴트 값은 0이며, 전체 병렬 데이터 경로를 구현합니다. Streaming (HDL Coder) 항목도 참조하십시오.
SynthesisAttributes	모델 내 블록 및 블록 출력 신호에 대한 합성 특성을 지정합니다. 생성된 HDL 코드에는 이러한 특성이 포함됩니다. 자세한 내용은 SynthesisAttributes (HDL Coder) 항목을 참조하십시오.

이 블록이 DUT가 아닌 경우 타깃 사양 탭의 블록 속성 설정은 무시됩니다. HDL Workflow Advisor에서 IP Core Generation 워크플로를 사용하는 경우 이러한 타깃 사양 블록 속성값은 모델과 함께 저장됩니다. hdlset_param을 사용하여 이러한 타깃 사양 블록 속성값을 지정하는 경우, HDL Workflow Advisor를 열면 필드가 해당하는 값으로 채워집니다.

타깃 사양
AdditionalTargetInterfaces	추가 타깃 인터페이스로, 문자형 벡터로 지정됩니다. 모델에 이 블록 속성을 저장하려면 IP Core Generation 워크플로의 Set Target Interface 작업에서 인터페이스를 더 추가하려는 DUT 포트에 해당하는 항목에서 Add more...를 선택합니다. 그런 다음 Add New Target Interfaces 대화 상자에서 인터페이스를 더 추가할 수 있습니다. 인터페이스 유형, 추가 인터페이스 수, 각 추가 인터페이스의 고유한 이름을 지정합니다. 값: ''(디폴트) | 문자형 벡터로 구성된 셀형 배열 예: '{{'AXI4-Stream','InterfaceID','AXI4-Stream1'}}'
ProcessorFPGASynchronization	프로세서/FPGA 동기화 모드로, 문자형 벡터로 지정됩니다. 모델에 이 블록 속성을 저장하려면 IP Core Generation 워크플로의 Set Target Interface 작업에서 Processor/FPGA Synchronization을 지정합니다. 값: Free running(디폴트) | Coprocessing - blocking 예: 'Free running'
TestPointMapping	모델에 이 블록 속성을 저장하려면 IP Core Generation 워크플로의 Set Target Interface 작업에서 테스트 지점 포트를 타깃 플랫폼 인터페이스에 매핑하도록 지정합니다. 값: ''(디폴트) | 문자형 벡터로 구성된 셀형 배열 예: '{{'TestPoint','AXI4-Lite','x"108"'}}'
TunableParameterMapping	모델에 이 블록 속성을 저장하려면 IP Core Generation 워크플로의 Set Target Interface 작업에서 조정 가능형 파라미터 포트를 타깃 플랫폼 인터페이스에 매핑하도록 지정합니다. 값: ''(디폴트) | 문자형 벡터로 구성된 셀형 배열 예: '{{'myParam','AXI4-Lite','x"108"'}}'
WriteRegisterReadback	모델에 이 블록 속성을 저장하려면 IP Core Generation 워크플로의 Generate RTL Code and IP Core 작업에서 AXI4 종속 인터페이스와 같은 쓰기 레지스터(write register)에 대해 리드백(readback)을 활성화할지 여부를 지정합니다. 자세한 내용은 Model Design for AXI4 Register Interface Generation (HDL Coder) 항목을 참조하십시오. 값: 'off'(디폴트) | 'on'
AXI4SubordinateIDWidth	모델에 이 블록 속성을 저장하려면 IP Core Generation 워크플로의 Generate RTL Code and IP Core 작업에서 AXI4 Subordinate ID Width 설정을 사용하여 DUT IP 코어를 연결하려는 AXI Manager 인터페이스의 수를 지정합니다. 자세한 내용은 Define Multiple AXI Master Interfaces in Reference Designs to Access DUT AXI4 Subordinate Interface (HDL Coder) 항목을 참조하십시오. 값: 'off'(디폴트) | 'on'
RegisterInterfaceReadPipeline	모델에 이 블록 속성을 저장하려면 IP Core Generation 워크플로의 Generate RTL Code and IP Core 작업에서 Register interface read pipeline 설정을 사용하여 읽기 주소 디코더 경로에 삽입할 파이프라인 단계의 수를 지정합니다. 자세한 내용은 Model Design for AXI4 Register Interface Generation (HDL Coder) 항목을 참조하십시오. 값: 0(디폴트) | 문자형 벡터
GenerateDefaultRegisterInterface	모델에 이 블록 속성을 저장하려면 IP Core Generation 워크플로의 Generate RTL Code and IP Core 작업에서 AXI4 종속 인터페이스와 같은 디폴트 레지스터 인터페이스의 생성을 비활성화할지 여부를 지정합니다. 값: 'on'(디폴트) | 'off'
IPCoreAdditionalFiles	설계 내 블랙박스를 위한 Verilog®, SystemVerilog 또는 VHDL® 파일입니다. 각 파일의 전체 경로를 지정하고 세미콜론(;)으로 파일 이름을 구분합니다. 이 속성은 HDL Workflow Advisor의 추가 소스 파일 필드에서 설정할 수 있습니다. 값: ''(디폴트) | 문자형 벡터 예: 'C:\myprojfiles\led_blinking_file1.vhd;C:\myprojfiles\led_blinking_file2.vhd;'
IPCoreName	IP 코어 이름으로, 문자형 벡터로 지정됩니다. 이 속성은 HDL Workflow Advisor의 IP core name 필드에서 설정할 수 있습니다. 이 속성이 디폴트 값으로 설정된 경우 HDL Workflow Advisor는 DUT의 이름을 기반으로 IP 코어 이름을 구성합니다. 값: ''(디폴트) | 문자형 벡터 예: 'my_model_name'
IPCoreVersion	IP 코어 버전 번호로, 문자형 벡터로 지정됩니다. 이 속성은 HDL Workflow Advisor의 IP core version 필드에서 설정할 수 있습니다. 이 속성이 디폴트 값으로 설정된 경우 HDL Workflow Advisor가 IP 코어 버전을 설정합니다. 값: ''(디폴트) | 문자형 벡터 예: '1.3'
IPDataCaptureBufferSize	FPGA Data Capture 버퍼 크기로, 문자형 벡터로 지정됩니다. FPGA에서 실행할 때 설계에서 신호를 관찰하려면 FPGA Data Capture를 사용합니다. 버퍼 크기는 128*2^n 값을 사용하며, 여기서 n은 정수입니다. 기본적으로 버퍼 크기는 128(n=0)입니다. n의 최댓값은 13입니다. 즉, 버퍼 크기의 최댓값은 1048576(=128*2^13)입니다. 값: ''(디폴트) | 문자형 벡터 예: '1.3'
IPCoreVendorName	IP 코어 공급업체 이름으로, 문자형 벡터로 지정됩니다. 이 속성은 HDL Workflow Advisor의 IP core vendor name 필드에 값을 입력하여 설정할 수 있습니다. 이 속성이 디폴트 값으로 설정된 경우 HDL Workflow Advisor는 공급업체 이름을 호스트 컴퓨터의 도메인 이름으로 설정합니다. 공급업체 이름은 숫자형 문자로 시작해서는 안 되며(예: 23network), 공백 문자도 포함해서는 안 됩니다(예: net work). 공급업체 이름은 .com 또는 .net과 같은 도메인 접미사를 포함하지 않아도 됩니다. 값: ''(디폴트) | 문자형 벡터 예: 'Xilinx'

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Interval Test Dynamic