Detect Decrease

신호 값의 감소 감지

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라이브러리:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

설명

Detect Decrease 블록은 입력이 이전 값보다 작은지 여부를 확인합니다.

이 블록은 이산 샘플 시간만 지원합니다.

예제

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신호 값의 감소 감지하기

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이 예제에서는 Detect Decrease 블록을 사용하여 입력 신호가 이전 값보다 작은지 확인하는 방법을 보여줍니다. Detect Decrease 블록에 대한 현재 입력이 이전 값보다 작으면 블록은 1(true)을 출력합니다. 현재 입력이 이전 신호 값보다 크거나 같으면 Detect Decrease 블록은 0(false)을 출력합니다.

포트

입력

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Port_1 — 입력 신호
스칼라 | 벡터 | 행렬

입력 신호로, 스칼라, 벡터 또는 행렬로 지정됩니다.

출력

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Port_1 — 출력 신호
0 | 1

출력 신호로, 입력 신호가 이전 값보다 작으면 true(1에 해당)이고 입력 신호가 이전 값보다 크거나 같으면 false(0에 해당)입니다.

파라미터

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초기 조건 — 이전 입력의 초기 조건
0 (디폴트 값) | 스칼라 | 벡터

이전 입력 U/z의 초기 조건을 설정합니다.

프로그래밍 방식의 사용법

블록 파라미터: vinit

유형: 문자형 벡터

값: 스칼라 | 벡터

디폴트 값: '0'

입력 처리 — 샘플 기반 또는 프레임 기반 처리 지정
`요소를 채널로(샘플 기반)` (디폴트 값) | `열을 채널로(프레임 기반)`

블록이 샘플 기반 처리를 수행할지 아니면 프레임 기반 처리를 수행할지 지정합니다.

열을 채널로(프레임 기반) — 입력의 각 열을 별도의 채널로 처리합니다(프레임 기반 처리).
참고
프레임 기반 처리를 수행하려면 DSP System Toolbox™ 라이선스가 필요합니다.
자세한 내용은 Sample- and Frame-Based Concepts (DSP System Toolbox) 항목을 참조하십시오.
요소를 채널로(샘플 기반) — 입력의 각 요소를 별도의 채널로 처리합니다(샘플 기반 처리).

입력 처리를 사용하여 블록이 샘플 기반 처리를 수행할지 아니면 프레임 기반 처리를 수행할지 지정합니다. 이 두 가지 처리 모드에 대한 자세한 내용은 Sample- and Frame-Based Concepts (DSP System Toolbox) 항목을 참조하십시오.

프로그래밍 방식의 사용법

블록 파라미터: InputProcessing

유형: 문자형 벡터

값: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

디폴트 값: 'Elements as channels (sample based)'

출력 데이터형 — 출력의 데이터형
`부울` (디폴트 값) | `uint8`

출력 데이터형을 boolean 또는 uint8로 설정합니다.

프로그래밍 방식의 사용법

블록 파라미터: OutDataTypeStr

유형: 문자형 벡터

값: 'boolean' | 'uint8'

디폴트 값: 'boolean'

블록 특성

데이터형	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
직접 피드스루	`예`
다차원 신호	`예`
가변 크기 신호	`예`
영점교차 검출	`아니요`

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

생성된 코드는 특정 조건에서 memcpy 함수 또는 memset 함수(string.h)를 사용합니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 `0`입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Detect Decrease

설명

예제

신호 값의 감소 감지하기

포트

입력

Port_1 — 입력 신호 스칼라 | 벡터 | 행렬

출력

Port_1 — 출력 신호 0 | 1

파라미터

초기 조건 — 이전 입력의 초기 조건 0 (디폴트 값) | 스칼라 | 벡터

프로그래밍 방식의 사용법

입력 처리 — 샘플 기반 또는 프레임 기반 처리 지정 요소를 채널로(샘플 기반) (디폴트 값) | 열을 채널로(프레임 기반)

프로그래밍 방식의 사용법

출력 데이터형 — 출력의 데이터형 부울 (디폴트 값) | uint8

프로그래밍 방식의 사용법

블록 특성

확장 기능

C/C++ 코드 생성 Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성 HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

PLC 코드 생성 Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환 Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

참고 항목

Port_1 — 입력 신호
스칼라 | 벡터 | 행렬

Port_1 — 출력 신호
0 | 1

초기 조건 — 이전 입력의 초기 조건
0 (디폴트 값) | 스칼라 | 벡터

입력 처리 — 샘플 기반 또는 프레임 기반 처리 지정
`요소를 채널로(샘플 기반)` (디폴트 값) | `열을 채널로(프레임 기반)`

출력 데이터형 — 출력의 데이터형
`부울` (디폴트 값) | `uint8`

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.