Decrement Stored Integer

신호의 저장된 정수 값을 1씩 줄이기

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라이브러리:
Simulink / Additional Math & Discrete / Additional Math: Increment - Decrement
HDL Coder / Math Operations

설명

Decrement Stored Integer 블록은 신호의 저장된 정수 값을 1씩 줄입니다.

부동소수점 신호도 1씩 감소하고 오버플로는 항상 래핑됩니다.

예제

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저장된 정수 값 늘리기 및 줄이기

모델 열기

이 예제에서는 신호의 저장된 정수 값을 1씩 늘리거나 줄이는 방법을 보여줍니다.

Increment Stored Integer 블록은 입력 신호의 저장된 정수 값을 1씩 늘립니다.
Decrement Stored Integer 블록은 입력 신호의 저장된 정수 값을 1씩 줄입니다.

입력 신호의 값을 127(int8 데이터형으로 표현할 수 있는 최댓값)로 변경한 경우 저장된 정수 값을 1만큼 늘리면 오버플로가 발생합니다. Increment Stored Integer 블록과 Decrement Stored Integer 블록의 오버플로는 항상 래핑되기 때문에 Increment Stored Integer 블록에서 -128을 출력합니다.

포트

입력

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Port_1 — 입력 신호
스칼라 | 벡터 | 행렬

입력 신호로, 스칼라, 벡터 또는 행렬로 지정됩니다.

출력

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Port_1 — 출력 신호
스칼라 | 벡터 | 행렬

출력은 1씩 감소한, 입력 신호의 저장된 정수 값입니다. 부동소수점 신호도 1씩 감소하고 오버플로는 항상 래핑됩니다. 출력은 입력과 동일한 데이터형 및 차원을 가집니다.

블록 특성

데이터형	`double` \| `fixed point` \| `integer` \| `single`
직접 피드스루	`예`
다차원 신호	`아니요`
가변 크기 신호	`예`
영점교차 검출	`아니요`

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

코드 생성기는 생성 코드에서 마스크 처리된 비 아토믹 서브시스템 블록을 구성하는 프리미티브 블록들을 명시적으로 그룹화하지 않습니다. 이 같은 유연성으로 코드 생성의 효율성이 더 높아집니다. 경우에 따라 아토믹 단위로 처리 옵션을 선택하여, 마스크 처리된 서브시스템 블록을 아토믹 단위로 실행하도록 구성하면 그룹화가 가능합니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 `0`입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 `0`입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.