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IIR Filter

무한 임펄스 응답(IIR) 필터 구현

R2020a 이후

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라이브러리:
Motor Control Blockset / Signal Management
Motor Control Blockset HDL Support / Signal Management

설명

IIR Filter 블록은 지정된 입력 신호에 대해 이산 1차 무한 임펄스 응답(IIR) 필터를 구현합니다. 이 블록은 고정소수점 및 부동소수점 데이터형을 지원합니다. 또한 이 블록은 Motor Control Blockset™에서 제공하는 예제에서 채택된 모델 설정 및 구성과 함께 사용할 경우 최적화된 코드 생성이 가능합니다.

코드 생성을 사용하고 정확한 시뮬레이션을 보장하려면 이 블록에 고정 스텝 이산 솔버를 사용할 것을 권장합니다.

방정식

필터 계수($$a$$) 블록 파라미터를 사용하여 필터에 필요한 차단 주파수(f_c)를 설정함으로써 IIR 필터를 구성할 수 있습니다.

이 방정식은 차단 주파수에서 필터 계수를 계산하는 방법을 설명합니다.

$a= \left( \frac{2\pi T_s{f}_c}{2\pi T_s{f}_c+1} \right)$

또는 이 블록은 필터 계수를 사용하여 주어진 샘플 시간 동안의 이론적 차단 주파수도 계산합니다.

$f_c= \left( \frac{a}{(1-a)\cdot 2\pi \cdot T_s} \right)$

필터 유형 파라미터를 사용하여 블록을 저역통과 필터나 고역통과 필터로 구성합니다.

저역통과 필터:

$$y\left(k\right)=a\cdot x\left(k\right)+(1-a)\cdot y\left(k-1\right)$$

고역통과 필터:

$$y\left(k\right)=(1-a)\left[x\left(k\right)-x\left(k-1\right)+y\left(k-1\right)\right]$$

여기서

• f_c는 IIR 필터의 차단 주파수입니다.

• $$a$$는 범위 (0, 1]의 필터 계수입니다.

• $y\left(k\right)$는 시간 샘플 $$k$$에서 필터링된 출력값입니다.

• $y\left(k-1\right)$은 시간 샘플 $k-1$에서 필터링된 출력값입니다.

• $x\left(k\right)$는 시간 샘플 $$k$$에서 샘플링된 입력값입니다.

• $x\left(k-1\right)$은 시간 샘플 $k-1$에서 필터링된 출력값입니다.

• T_s는 IIR Filter 블록의 샘플 시간입니다.

포트

입력

x — 샘플링된 입력 신호

스칼라

시간 영역에서 원시 입력 신호의 샘플링된 값입니다.

데이터형: single | double | fixed point

출력

y — 필터링된 출력 신호

스칼라

시간 영역에서 IIR Filter 블록에 의해 반환된 필터링된 출력 신호입니다.

데이터형: single | double | fixed point

파라미터

필터 유형 — IIR 필터 유형

저역통과 (디폴트 값) | 고역통과

IIR 필터의 유형입니다.

필터 계수 — IIR 필터의 필터 계수

0.01 (디폴트 값) | 범위 (0,1]의 스칼라

IIR 필터의 필터 계수입니다. 이 파라미터의 데이터형은 입력 신호의 데이터형과 동일합니다. 이 데이터형으로 표시된 파라미터 값의 정밀도를 확인하는 것이 좋습니다.

차단 주파수 표시 — 차단 주파수 파라미터 표시

off (디폴트 값) | on

블록에서 이산 스텝 크기와 이론적 차단 주파수(Hz) 파라미터를 표시하도록 하려면 이 파라미터를 선택합니다.

이산 스텝 크기(s) — 블록이 다시 실행되기 전까지의 샘플 시간

50e-6 (디폴트 값) | 스칼라

연속된 두 블록 실행 사이의 고정 시간 간격(단위: 초)입니다.

종속 관계

이 파라미터를 표시하려면 차단 주파수 표시 파라미터를 선택합니다.

이론적 차단 주파수(Hz) — IIR 필터의 이론적 차단 주파수

32.1525 | 스칼라

IIR 필터의 이론적 차단 주파수(단위: 헤르츠)입니다. 이 파라미터는 구성할 수 없습니다.

종속 관계

이 파라미터를 표시하려면 차단 주파수 표시 파라미터를 선택합니다.

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성

HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성 논리에 영향을 미치는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

ConstrainedOutputPipeline	설계 내에서 기존 지연을 이동하여 출력에 배치할 레지스터 개수입니다. 분산 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 0입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2020a에 개발됨