HDL 코드 생성
FPGA 또는 ASIC에서 DSP 설계를 구현하려면 HDL Coder™를 사용하여 Simulink 또는 MATLAB에서 코드를 생성합니다. 이 툴은 합성 가능하고 이식 가능한 VHDL® 및 Verilog® 코드를 생성하며, 생성된 코드를 신속하게 시뮬레이션, 테스트, 검증할 수 있도록 VHDL 및 Verilog 테스트 벤치도 생성합니다.
DSP System Toolbox™와 DSP HDL Toolbox에서 지원되는 블록에는 필터, 수학, 신호 연산, 및 리소스 사용과 성능에 최적화된 기타 알고리즘(예: FFT (DSP HDL Toolbox), Discrete FIR Filter (DSP HDL Toolbox), NCO (DSP HDL Toolbox) 블록)이 포함됩니다. DSP HDL Toolbox™는 하드웨어 친화적인 아키텍처를 구현하는 블록과 System object를 제공합니다. DSP HDL Toolbox 블록과 System object에는 슈퍼 샘플 레이트라고도 하는 초당 기가 샘플(GSPS)을 구현하는 고처리량 스트리밍 인터페이스, 하드웨어 제어 신호, 알고리즘의 다양한 하드웨어 구현을 선택하는 옵션이 있습니다.
DSP System Toolbox 블록에서 HDL Coder를 사용하여 HDL 코드를 생성하는 방법에 대한 예제는 Multichannel FIR Filter for FPGA 항목을 참조하십시오. DSP HDL Toolbox에 대한 소개는 Implement FFT Algorithm for FPGA (DSP HDL Toolbox) 항목을 참조하십시오. System object™에서 HDL 코드를 생성하려면 Generate HDL Code for IIR Filter (DSP HDL Toolbox) 항목을 참조하십시오.
Simulink 또는 MATLAB에서 설계를 디버그하려면 논리 분석기 파형 뷰어를 사용하십시오.
Simulink 시각화 툴
| 논리 분석기 | 시간의 경과에 따른 천이 및 상태를 시각화, 측정, 분석 |
도움말 항목
- Find Blocks That Support HDL Code Generation
Filter for blocks that support HDL code generation in the Simulink library browser and in documentation.
- High-Throughput HDL Algorithms (DSP HDL Toolbox)
Choose a block that supports frame-based processing for HDL code generation.
- HDL Filter Architectures
HDL code generation parameters to control speed and area tradeoffs in filter architectures.
- Subsystem Optimizations for Filters
Select resource sharing and pipeline optimization options.
- Visualize Multiple Signals Using Logic Analyzer
Visualize multiple signals of a programmable FIR filter by using the Logic Analyzer app.
- Generate HDL Code for IIR Filter (DSP HDL Toolbox)
Design and generate HDL code for a DC blocking filter in MATLAB.
관련 정보
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Multichannel FIR Filter for FPGA
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