Counter Free-Running

카운트를 증가시키다가 지정된 비트 수의 최댓값에 도달하면 0으로 다시 오버플로함

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라이브러리:
Simulink / Sources
HDL Coder / Sources

설명

Counter Free-Running 블록은 최댓값 2^Nbits – 1에 도달할 때까지 카운트를 증가시킵니다. 여기서 Nbits는 비트 수입니다. 그런 다음 카운터가 0으로 오버플로되고 다시 카운트를 시작합니다.

오버플로 후에 카운터는 항상 0으로 초기화됩니다. 하지만 전역 double형 재정의를 선택한 경우 Counter Free-Running 블록은 0으로 다시 래핑되지 않습니다.

참고

이 블록은 시뮬레이션 중에 오버플로 시 래핑 경고를 보고하지 않습니다. 이러한 경고를 보고하려면 Simulink.restoreDiagnostic 도움말 페이지를 참조하십시오. 이 블록은 오버플로 시 래핑으로 인한 오류를 보고합니다.

예제

양의 정수를 사용한 비트 지정

이 예제는 Counter Free-Running 블록에서 비트 수를 양의 정수로 지정하는 방법을 보여줍니다.

t = 255에 카운터는 최댓값인 (2^8)-1에 도달합니다. 시뮬레이션의 중지 시간을 256으로 늘리면 카운터가 0으로 래핑됩니다.

부호 없는 정수 표현식을 사용한 비트 지정

이 예제는 Counter Free-Running 블록에서 비트 수를 부호 없는 정수 표현식으로 지정하는 방법을 보여줍니다.

t = 254에 카운터는 최댓값인 uint8(2^(uint8(8))-1)에 도달합니다. 시뮬레이션의 중지 시간을 255로 늘리면 카운터가 0으로 래핑됩니다.

포트

출력

Port_1 — 개수 값

스칼라

카운터 값으로, 비트 수 파라미터로 지정된 길이를 가진 부호 없는 정수로 반환됩니다. 비트 수가 8, 16, 32 또는 64가 아닌 경우, 출력 유형은 부호 없는 고정소수점 데이터형입니다.

데이터형: uint8 | uint16 | uint32 | uint64 | fixed point

파라미터

비트 수 — 비트 수

16 (디폴트 값) | 스칼라

비트 수를 유한한 실수 값으로 지정합니다. 다음을 지정합니다.

• 양의 정수(예: 8)를 지정하면, 블록이 28 – 1, 즉 255까지 카운트합니다.

• 부호 없는 정수 표현식(예: uint8(8))을 지정하면, 블록이 uint8(2uint8(8) – 1), 즉 254까지 카운트합니다.

프로그래밍 방식의 사용법

블록 파라미터: NumBits

유형: 문자형 벡터

값: 스칼라

디폴트 값: '16'

샘플 시간 — 샘플 간의 간격

-1 (디폴트 값) | 스칼라 | 벡터

샘플 간의 시간 간격을 스칼라(sampling period) 또는 요소를 2개 가진 벡터([sampling period, initial offset])로 지정합니다. 샘플 시간을 상속하려면 이 파라미터를 -1로 설정하십시오. 자세한 내용은 샘플 시간 지정하기 항목을 참조하십시오.

프로그래밍 방식의 사용법

블록 파라미터: tsamp

유형: 문자형 벡터

값: 스칼라 | 벡터

디폴트 값: '-1'

블록 특성

데이터형	fixed point | integer
직접 피드스루	아니요
다차원 신호	아니요
가변 크기 신호	아니요
영점교차 검출	아니요

확장 기능

C/C++ 코드 생성

Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

프로덕션 코드에는 권장되지 않습니다. 이는 임베디드 시스템에서 종종 발견되는 리소스 제한과 속도 및 메모리 제한 사항과 관련이 있습니다. 생성된 코드에는 메모리의 동적 할당 및 해제, 재귀, 추가적인 메모리 오버헤드, 매우 가변적인 실행 시간이 포함될 수 있습니다. 이러한 코드는 기능적으로 유효하며 일반적으로 리소스가 풍부한 환경에서는 허용되지만, 더 작은 규모의 임베디드 타깃에서는 지원되지 않을 때가 많습니다. 일반적으로 블록은 프로덕션 코드에 적합한 쪽으로 개선되는 게 보통입니다. 따라서, 프로덕션 코드에 적합한 블록은 적합성이 유지됩니다.

HDL 코드 생성

HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 0입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Counter Limited | MATLAB Function