Complex to Real-Imag

복소 입력 신호의 실수부와 허수부 출력

• 라이브러리:

• Simulink / Math Operations

  HDL Coder / Math Operations

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설명

Complex to Real-Imag 블록은 입력 신호의 실수부 및/또는 허수부를 출력 파라미터 설정에 따라 출력합니다. 실수 출력은 복소수 입력과 동일한 데이터형입니다. 입력은 복소 신호로 구성된 배열(벡터 또는 행렬)이 될 수 있으며, 이 경우 출력 신호는 동일한 차원의 배열입니다. 실수 배열에는 대응하는 복소수 입력 요소의 실수부가 포함됩니다. 마찬가지로 허수 출력에는 입력 요소의 허수부가 포함됩니다.

포트

입력

Port_1 — 입력 신호

스칼라 | 벡터 | 행렬

블록이 계산하는 복소 입력 신호로, 계산 결과로 실수부 및/또는 허수부를 출력합니다.

데이터형: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

출력

Port_1 — 출력 신호

스칼라 | 벡터 | 행렬

입력 신호의 실수부 및/또는 허수부인 출력 신호입니다. 어느 부분을 출력할지 선택하려면 출력 파라미터를 설정하십시오.

데이터형: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

파라미터

출력 — 실수 및/또는 허수 출력 지정

실수와 허수 (디폴트 값) | 실수 | 허수

출력값이 입력 신호의 실수부 및/또는 허수부인지 여부를 지정합니다.

명령줄 정보

파라미터: Output

유형: 문자형 벡터

값: 'Real and imag' | 'Real' | 'Imag'

디폴트 값: 'Real and imag'

샘플 시간 — -1이 아닌 샘플 시간 값

-1 (디폴트 값) | 스칼라 | 벡터

-1이 아닌 값으로 샘플 시간을 지정합니다. 자세한 내용은 샘플 시간 지정하기 항목을 참조하십시오.

종속성

이 파라미터는 -1이 아닌 값을 명시적으로 설정하지 않는 한 표시되지 않습니다. 자세한 내용은 Blocks for Which Sample Time Is Not Recommended 항목을 참조하십시오.

프로그래밍 방식의 사용법

블록 파라미터: SampleTime

유형: string형 스칼라 또는 문자형 벡터

디폴트 값: "-1"

모델 예제

가변 크기 신호의 기본 연산

이 예제에서는 가변 크기 신호를 생성할 수 있는 방법을 보여줍니다. 또한 가변 크기 신호에 적용할 수 있는 몇 가지 연산도 설명합니다. 이 예제의 목적은 가변 크기 신호와 관련된 기본 연산을 소개하는 것입니다.

모델 열기

Measure Frequency Response by Using Complex Data in Stateflow

Emulate a spectrum analyzer that measures the frequency response of a continuous-time system driven by a complex sinusoidal signal. In this Simulink® model, the Plant block describes a second-order resonant system of the form

블록 특성

데이터형	Boolean | double | fixed point | integer | single
직접 피드스루	예
다차원 신호	예
가변 크기 신호	예
영점교차 검출	아니요

확장 기능

C/C++ 코드 생성
Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

HDL 코드 생성

HDL Coder™를 사용하여 FPGA나 ASIC 설계용의 Verilog 코드나 VHDL 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

이 블록에는 하나의 디폴트 HDL 아키텍처가 있습니다.

HDL 블록 속성

ConstrainedOutputPipeline	기존 지연을 설계 내부로 이동하여 출력에 배치하는 레지스터 개수입니다. 분산된 파이프라이닝은 이러한 레지스터를 다시 분산하지 않습니다. 디폴트 값은 0입니다. 자세한 내용은 ConstrainedOutputPipeline (HDL Coder) 항목을 참조하십시오.
InputPipeline	생성된 코드에 삽입할 입력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 InputPipeline (HDL Coder) 항목을 참조하십시오.
OutputPipeline	생성된 코드에 삽입할 출력 파이프라인 단계의 개수입니다. 분산 파이프라이닝과 제약이 있는 출력 파이프라이닝은 이러한 레지스터를 이동할 수 있습니다. 디폴트 값은 0입니다. 자세한 내용은 OutputPipeline (HDL Coder) 항목을 참조하십시오.

복소수 데이터 지원

이 블록은 복소 신호를 위한 코드 생성을 지원합니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Complex to Magnitude-Angle | Real-Imag to Complex