Assertion

신호가 0인지 확인

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라이브러리:
Simulink / Model Verification
HDL Coder / Model Verification

설명

Assertion 블록은 입력 신호의 요소 중 하나라도 0인지 검사합니다. 모든 요소가 0이 아닌 경우 어설션은 true (1)이고 블록은 아무 작업도 수행하지 않습니다. 그렇지 않은 경우 블록은 기본적으로 시뮬레이션을 중단하고 오류 메시지를 반환합니다.

예제

메시지로 통신하는 온도 제어 시스템

다양한 수신기의 메시지를 사용하여 방 온도 조절 장치의 메시지 처리 및 제어 명령 통신을 통해 방 온도 분산 제어

• 모델 열기

포트

입력

Port_1 — 입력 신호

스칼라 | 벡터 | 행렬

어설션 검사에 대한 입력 신호입니다.

데이터형: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

파라미터

어설션 활성화 — 검사 활성화 또는 비활성화

on (디폴트 값) | off

이 파라미터를 선택 해제하면 블록이 비활성화되고 모델은 블록이 존재하지 않는 것처럼 동작합니다. 이 옵션의 설정에 관계없이 모든 Verification 블록을 활성화하거나 비활성화하려면 구성 파라미터 창으로 이동하여 진단 > 데이터 유효성을 클릭하고 고급 파라미터 섹션을 확장한 다음 Model Verification 블록 활성화를 Enable all이나 Disable all로 설정하십시오.

프로그래밍 방식의 사용법

파라미터: enabled

유형: string형 스칼라 또는 문자형 벡터

값: "on" | "off"

디폴트 값: "on"

어설션 실패 시 시뮬레이션 콜백 — 어설션 실패 시 평가할 표현식

"" (디폴트 값) | MATLAB 표현식

어설션 실패 시 평가할 MATLAB^® 표현식을 지정합니다. 표현식이 MATLAB 작업 공간에서 평가되므로 해당 작업 공간에서 표현식에 사용된 모든 변수를 정의합니다.

종속성

이 파라미터를 활성화하려면 어설션 활성화를 선택하십시오.

프로그래밍 방식의 사용법

파라미터: AssertionFailFcn

유형: string형 스칼라 또는 문자형 벡터

디폴트 값: ''

어설션 실패 시 시뮬레이션 중지 — 검사 실패 시 시뮬레이션 중지 여부

on (디폴트 값) | off

이 파라미터를 선택하면 검사 실패 시 시뮬레이션을 중단합니다. 이 파라미터를 선택 해제하면 경고를 표시하고 시뮬레이션을 계속합니다.

프로그래밍 방식의 사용법

파라미터: stopWhenAssertionFail

유형: string형 스칼라 또는 문자형 벡터

값: "on" | "off"

디폴트 값: "on"

샘플 시간(상속된 경우 -1) — 샘플 간의 간격

-1 (디폴트 값) | 스칼라 | 벡터

샘플 간의 시간 간격을 지정합니다. 샘플 시간을 상속하려면 이 파라미터를 -1로 설정하십시오. 자세한 내용은 샘플 시간 지정하기 항목을 참조하십시오.

종속성

이 파라미터는 -1 이외의 값으로 설정한 경우에만 표시됩니다. 자세한 내용은 Blocks for Which Sample Time Is Not Recommended 항목을 참조하십시오.

프로그래밍 방식의 사용법

프로그래밍 방식으로 블록 파라미터 값을 설정하려면 set_param 함수를 사용하십시오.

파라미터:	SampleTime
값:	"-1" (디폴트 값) | scalar or vector in quotes

블록 특성

데이터형	Boolean | double | fixed point | half | integer | single
직접 피드스루	아니요
다차원 신호	예
가변 크기 신호	아니요
영점교차 검출	아니요

확장 기능

C/C++ 코드 생성

Simulink® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

Simulink^® Coder™ 생성 코드가 Model Verification 블록을 처리하는 방법에 대한 자세한 내용은 Configure Model for Debugging (Simulink Coder) 항목을 참조하십시오.

프로덕션 코드에는 권장되지 않습니다.

HDL 코드 생성

HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

HDL Coder™는 HDL 구현과 합성된 논리에 영향을 주는 추가 구성 옵션을 제공합니다.

HDL 아키텍처

아키텍처	설명
No HDL	이 블록에 대해 HDL 코드를 생성하지 않습니다.

HDL 블록 속성

PreserveUpstreamLogic

연결되지 않은 로직의 제거를 제어합니다. 디폴트 값은 off이며, 연결되지 않은 로직이 HDL 코드에 보존되지 않습니다. 자세한 내용은 PreserveUpstreamLogic (HDL Coder) 항목을 참조하십시오.

PLC 코드 생성
Simulink® PLC Coder™를 사용하여 Structured Text 코드를 생성할 수 있습니다.

고정소수점 변환
Fixed-Point Designer™를 사용하여 고정소수점 시스템을 설계하고 시뮬레이션할 수 있습니다.

버전 내역

R2006a 이전에 개발됨

참고 항목

Check Dynamic Lower Bound | Check Dynamic Upper Bound | Check Static Lower Bound | Check Static Upper Bound