코로나바이러스 감염증-19(COVID-19) 업데이트

COVID-19 발병과 관련한 우려가 높아짐에 따라, Mathworks는 정규 교육 과정의 선택적 대안으로 강사 주도형 온라인 교육 과정을 추가하고 있습니다.

수강자 필수조건

Simulink for System and Algorithm Modeling (또는 Simulink for Automotive System Design 또는 Simulink for Aerospace System Design) 이수. C 언어 및 HDL 프로그래밍 언어에 대한 기본 지식

Programming Xilinx Zynq SoCs with MATLAB and Simulink

본 2일 교육과정은 Simulink 환경에서 모델 또는 응용 프로그램을 개발하고 이를 Xilinx^®사의 Zynq^®-7000 플랫폼으로 Targeting 하는 것을 목표로 합니다. 본 교육과정은 MathWorks 사의 Embedded Coder^® 및 HDL Coder^™를 사용하여 하드웨어/소프트웨어 통합설계에 사용될 C 코드 및 HDL 코드를 생성 및 검증하고, 이를 Targeting 하기 위해 Simulink를 사용하는 사용자를 위해 설계되었습니다.

개인별로 실습용 ZedBoard^™가 제공되며 Board 구매에 대한 비용이 교육비에 반영되어 있으니 참조하시기 바랍니다.

본 과정의 주요 내용은 다음과 같습니다.

Zynq 개요 및 환경 설정
Embedded Coder 및 HDL Coder 개요
IP 코어 생성 및 배포
AXI4 인터페이스 사용방법
Processor-in-the-loop 검증
실시간 응용에 대한 데이터 인터페이스
디바이스 드라이버 설계
사용자 정의 reference 설계

상세한 과정 개요 보기

수강자 필수조건

Day 1 of 2
Zynq Platform Overview and Environment Setup	Objective: Configure Zynq-7000 platform and MATLAB environment. Zynq-7000 overview Setting up Zynq platform and software Configuring MATLAB environment Testing connectivity to Zynq hardware
Introduction to Embedded Coder and HDL Coder	Objective: Configure Simulink models for embedded code generation and effectively interpret the generated code. Architecture of an embedded application Generating ERT code Code modules Data structures in generated code Configuring a Simulink model for HDL code generation Using HDL Workflow Advisor
IP Core Generation and Deployment	Objective: Use HDL Workflow Advisor to configure a Simulink model, generate and build both HDL and C code, and deploy to Zynq platform. Configuring a subsystem for programmable logic Configuring the target interface and peripherals Generating the IP core and integrating with SDK Building and deploying the FPGA bitstream Generating and deploying a software interface model Tuning parameters with External Mode
Using AXI4 Interface	Objective: Use various AXI interfaces for data communication between processing system and programmable logic. AXI interface overview AXI4-Lite applications Using AXI4-Stream AXI4 performance considerations
Processor-in-the-Loop Verification	Objective: Use processor-in-the-loop to verify the algorithm running on Zynq platform and profile the execution times in your production algorithm. Processor-in-the-loop (PIL) workflow on Zynq PIL verification with model reference Code execution profiling with PIL PIL considerations

Day 2 of 2
Data Interface with Real-Time Application	Objective: Use the UDP interface to stream data between Simulink and the real-time application running on Zynq platform. Data interface overview Configuring UDP blocks for data streaming Synchronizing data between Simulink and Zynq Data interface with AXI Stream Design partitioning Data interface considerations
Integrating Device Drivers	Objective: Develop device driver interfaces for integrating peripherals on processing system. Workflow for developing device drivers Using the Legacy Code Tool GPIO interface Cross-compiling device drivers
Custom Reference Design	Objective: Create and package reusable IP for Vivado and register custom boards and reference designs. Motivations for a custom reference design Creating reusable IP for Vivado Reference design overview Customizing a reference design Registering board and custom reference design

진행 확정

해당하는 과정에 등록하신 경우에는 일정이 취소 또는 변경되지 않습니다

일정 및 등록

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날짜	지역	언어	가격	등록
2020 년11월10일- 2020 년11월11일	온라인 오전 9:00 - 오후 5:00 중앙 유럽 표준시	German	USD 1,950

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이 교육 과정 등록비는 미국, 에 해당되는 가격입니다. 그 외의 지역 및 국가의 가격은 영업팀에 문의하십시오. 교육 과정 등록비에는 판매세, 이용세, 소비세, 부가가치세, 또는 기타 세금이 포함되어 있지 않습니다. 실제로 적용되는 세금 및 추가 부담금 등은 등록 시에 확정됩니다. 자세한 내용은 MathWorks 교육 정책을 참조하십시오.