HDL 코드 생성 및 검증을 위한 Simulink 

HDL 코드를 작성할 필요 없이 FPGA, SoC 또는 ASIC 설계를 탐색, 구현 및 검증합니다.

- 상위레벨로 설계하고 확인한 다음, FPGA, ASIC 또는 SoC(System-on-Chip) 프로토타입 또는 상용 프로젝트용으로 MATLAB® 또는 Simulink®에서 직접 HDL을 생성하고 검증합니다.

  • FPGA, ASIC 또는 SoC 하드웨어에 최적화되고 가독성높은 VHDL 또는 Verilog 를 생성합니다.
  • 시스템 레벨의 디자인과 서브시스템 레벨 구현을 연결합니다.
  • 수학, DSP, 무선 통신, 제어 및 비전 처리용 고품질 하드웨어 모델을 사용하여 하드웨어 서브시스템을 구축합니다.
  • 자동화된 안내기능을사용하여 고정소수점으로 변환하거나 임의의 타겟 디바이스에 대한 네이티브 부동 소수점 연산을 생성합니다.
  • Simulink 및 MATLAB에서 직접 프로토타입 하드웨어에 실장하고 디버그합니다
  • 알고리즘 모델과 테스트 케이스를 다시 사용합니다. 

"모델 기반 설계를 통해 알고리즘과 시스템 기능을 조기에 검증하고, 사양 변경 사항을 보다 신속하게 적용하고, 기존 설계 플로우보다 더 많은 설계 대안에 대해 평가합니다. 모델 기반 설계는 알고리즘 전문가와 RTL 엔지니어 간의 격차를 줄이는 데 도움이 됩니다."

Mamoru Kamiya, Renesas System Design

HDL 코드 생성과 검증에 MATLAB 및 Simulink 사용하기

모든 타겟에 대한 HDL 코드 생성

상위레벨의 합성기술을 사용하여, 바로 하드웨어에 사용가능한 MATLAB 또는 Simulink를 가독성과 추적성이 높고 합성가능한 VHDL 또는 Verilog 코드로 컴파일 합니다. 이 코드는 모든 FPGA, ASIC 또는 SoC 하드웨어에서 최적화되고 이식이 가능합니다. 

하드웨어 설계 경험과 관계없이 고품질의 HDL 코드를 생성할 수 있습니다. 상위레벨에서 작업을 함으로써, 하드웨어 구조의 트레이드오프를 보다 빠르게 확인하여 설계 목표를 달성하고 HDL 코드와 인터페이스를 자동을 생성할 수 있습니다.

모델 기반 설계 협업

Simulink를 통해 알고리즘 개발자는 하드웨어, 소프트웨어 및 아날로그 설계 엔지니어와 협업할 수 있습니다. 모든 엔지니어들이 동일한 모델로 설계하고, 실장하기 전에 트레이드오프의 확인하고 시스템의 구조를 검증할 수 있습니다.

이 모델에서 직접 HDL 코드를 생성함으로써 변경사항을 적용하고, VHDL 또는 Verilog, 모델 및 요구 사항 간의 추적 기능을 유지 관리할 수 있습니다. 

HDL에 바로 사용할 수 있는 모델과 예제

알고리즘의 하드웨어 구현을 시뮬레이션하고 고품질의 HDL 코드를 생성하는 상위레벨의 블록을 사용하여 설계합니다. 블록에는 수학, 삼각법, 디지털 신호 처리, 무선 통신 및 비디오와 이미지 처리가 포함됩니다. LTE 무선비전 처리에 서브시스템 레벨의 IP를 사용할 수 있습니다.

Fixed-Point Made Easy

하드웨어 실장을 위해 데이터 타입을 부동 소수점에서 고정 소수점으로 자동 변환합니다. 이를 통해 리소스 사용량과 정확도의 균형을 맞출 수 있습니다.

설계에 고정밀도 또는 높은 동적범위가 필요한 계산이 있거나 고정 소수점으로 변환하기 전에 프로토타입을 생성하려는 경우 합성가능하고 타겟에 의존하지 않는 네이티브 부동 소수점 HDL을 생성할 수 있습니다.

자동 FPGA 및 SoC 프로토타이핑

Xilinx , Intel , Microsemi 및 Speedgoat의 널리 사용되는 FPGA와 SoC 프로토타이핑 플랫폼에서는 버튼을 누르는 것만으로도 디바이스를 프로그래밍하는 데 필요한 모든 것을 생성할 수 있습니다. 이 프로토타입은 독립형 장치로 실행하거나 Stimulus 과 디버깅을 위해 MATLAB 또는 Simulink에 연결할 수 있습니다. 그런 다음 FPGA, ASIC 또는 SoC에서 상용실장 목적으로 재사용할 수 있습니다. 또한 프로그래밍을 용이하게 하기 위해 커스텀 프로토타입 보드를 설정할 수 있습니다.

모델의 재사용 및 검증을 위한 테스트

MATLAB 또는 Simulink 모델을 Cosimulation 하고, Mentor Graphics® 또는 Cadence® 시뮬레이터에서 실행되는 수기 또는 생성된 HDL 코드와 함께 테스트합니다. 그런 다음 이 모델들을 내보내기하여 UVM 또는 커스텀 검증 환경용 SystemVerilog DPI-C 구성 요소로 테스트합니다.