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bitxor

설명

예제

C = bitxor(A,B)AB의 비트별 XOR을 반환합니다.

예제

C = bitxor(A,B,assumedtype)에서는 ABassumedtype 형식인 것으로 가정합니다.

objout = bitxor(netobj1,netobj2)은 .NET 열거형 객체 netobj1netobj2의 비트별 XOR을 반환합니다.

예제

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논리 XOR 연산을 위한 진리표를 만듭니다.

A = uint8([0 1; 0 1]);
B = uint8([0 0; 1 1]);
TTable = bitxor(A, B)
TTable = 2x2 uint8 matrix

   0   1
   1   0

bitxor은 비트별 입력값이 모두 같은 경우 0을 반환합니다.

MATLAB®에서는 2의 보수를 사용하여 음의 정수를 인코딩합니다. 예를 들어, -5에 대한 2의 보수 표현을 구하려면 이 숫자의 양수 값의 비트 패턴을 취하고(00000101), 각 비트를 반전한 다음(11111010), 그 결과에 1을 더합니다(11111011).

따라서 -5(11111011)와 6(00000110)의 비트별 XOR은 -3(11111101)이 됩니다.

a = -5;
bitget(a,8:-1:1,'int8')
ans = 1×8

     1     1     1     1     1     0     1     1

b = 6;
bitget(b,8:-1:1,'int8')
ans = 1×8

     0     0     0     0     0     1     1     0

c = bitxor(a,b,'int8')
c = -3
bitget(c,8:-1:1,'int8')
ans = 1×8

     1     1     1     1     1     1     0     1

입력 인수

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입력값으로, 스칼라, 벡터, 행렬, 다차원 배열 중 하나로 지정됩니다. 입력 인수 AB는 동일한 크기이거나 호환되는 크기를 가져야 합니다. 후자의 예로는 AM×N 행렬이고 B가 스칼라이거나 1×N 행 벡터인 경우를 들 수 있습니다. 자세한 내용은 기본 연산에 대해 호환되는 배열 크기 항목을 참조하십시오. AB는 또한 한쪽이 double형 스칼라가 아닌 경우 데이터형이 동일해야 합니다.

  • AB가 double형 배열이고 assumedtype이 지정되지 않은 경우 MATLAB®에서는 AB를 부호 없는 64비트 정수로 처리합니다.

  • assumedtype이 지정된 경우 AB의 모든 요소는 assumedtype 범위 내의 정수 값을 가져야 합니다.

데이터형: double | logical | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64

AB의 가정 데이터형으로, 'uint64', 'uint32', 'uint16', 'uint8', 'int64', 'int32', 'int16', 'int8' 중 하나로 지정됩니다.

  • AB가 double형 배열이면 assumedtype에 모든 유효한 정수형을 지정할 수 있습니다. 디폴트 값은 'uint64'입니다.

  • AB가 정수형 배열이면 assumedtype에 동일한 정수형이 지정되어야 합니다.

데이터형: char | string

입력값으로, .NET 열거형 객체로 지정됩니다. 입력 인수로 .NET 열거형 객체를 사용하려면 해당 버전의 Windows®를 실행하고 있어야 합니다.

bitxor는 .NET 열거형에서 생성된 MATLAB 열거형 객체의 인스턴스 메서드입니다.

출력 인수

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비트별 XOR의 결과값으로, 배열로 반환됩니다. CAB와 데이터형이 같습니다.

  • AB 중 하나가 double형 스칼라이고 다른 하나가 정수형이면 C는 정수형이 됩니다.

비트별 XOR 결과값으로, .NET 열거형 객체로 반환됩니다.

확장 기능

C/C++ 코드 생성
MATLAB® Coder™를 사용하여 C 코드나 C++ 코드를 생성할 수 있습니다.

GPU 코드 생성
GPU Coder™를 사용하여 NVIDIA® GPU용 CUDA® 코드를 생성할 수 있습니다.

HDL 코드 생성
HDL Coder™를 사용하여 FPGA 및 ASIC 설계를 위한 VHDL, Verilog 및 SystemVerilog 코드를 생성할 수 있습니다.

버전 내역

R2006a 이전에 개발됨