25:40
Video length is 25:40
HDL Implementation and Verification of a High-Performance FFT
Learn how to implement and verify a high-speed signal processing algorithm using HDL Coder and HDL Verifier.
High-speed signal processing is a requirement for application such as radar, broadband wireless and backhaul. This webinar illustrates the workflow for designing a 1.6 giga-samples per second (GSPS) fast Fourier transform (FFT) algorithm and implementing it on an FPGA.
The demonstration will include:
- Developing a high-level radix-4 4096-point FFT algorithm in MATLAB.
- Building the hardware implementation model in Simulink.
- Converting the implementation to fixed-point.
- Optimizing for the target FPGA device.
- Generating synthesizable VHDL using HDL Coder that achieves 1.6 GSPS with only 60 multipliers.
- Verifying the generated VHDL using HDL Verifier.
The techniques used in this webinar can be applied to adding hardware architecture to any type of algorithm. The FFT HDL Optimized block now uses these techniques. See this example to learn how to use the block in your design.
Recorded: 23 Jun 2015
Featured Product
HDL Coder
웹사이트 선택
번역된 콘텐츠를 보고 지역별 이벤트와 혜택을 살펴보려면 웹사이트를 선택하십시오. 현재 계신 지역에 따라 다음 웹사이트를 권장합니다:
또한 다음 목록에서 웹사이트를 선택하실 수도 있습니다.
사이트 성능 최적화 방법
최고의 사이트 성능을 위해 중국 사이트(중국어 또는 영어)를 선택하십시오. 현재 계신 지역에서는 다른 국가의 MathWorks 사이트 방문이 최적화되지 않았습니다.
미주
- América Latina (Español)
- Canada (English)
- United States (English)
유럽
- Belgium (English)
- Denmark (English)
- Deutschland (Deutsch)
- España (Español)
- Finland (English)
- France (Français)
- Ireland (English)
- Italia (Italiano)
- Luxembourg (English)
- Netherlands (English)
- Norway (English)
- Österreich (Deutsch)
- Portugal (English)
- Sweden (English)
- Switzerland
- United Kingdom (English)
아시아 태평양
- Australia (English)
- India (English)
- New Zealand (English)
- 中国
- 日本Japanese (日本語)
- 한국Korean (한국어)