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Simulink Design Verifier

설계 오류 식별, 테스트 케이스 생성, 요구사항에 대한 설계 검증

Simulink Design Verifier™는 정형 기법을 활용하여 시뮬레이션을 여러 번 실행하지 않고도 모델에 숨겨진 설계 오류를 감지합니다. 정수 오버플로, 데드 로직(dead logic), 배열 액세스 위반, 0으로 나누기(division by zero) 및 요구 사항 위반 등을 유발할 수 있는 모델 내 블록을 감지합니다. 각각의 오류에 대해 디버깅을 수행할 수 있는 시뮬레이션 테스트 케이스가 생성됩니다.

Simulink Design Verifier는 모델 커버리지 및 사용자 지정 목표를 위한 테스트 입력을 생성합니다. 또한, 기존 테스트 케이스를 보완 및 확장하는 것도 가능합니다. 이러한 테스트 케이스를 활용하여 조건(condition), 결정(decision), 수정 조건/결정(MCDC) 및 사용자 지정 커버리지 목표를 충족할 수 있는 모델을 구축할 수 있습니다.

Simulink Design Verifier의 Model Slicer 툴은 동적 및 정적 분석을 조합 사용하여 모델에서 문제가 있는 동작을 격리합니다. 이를 통해 포트, 신호 및 블록의 기능 종속성을 강조 표시 및 추적하고 대규모 모델을 독립적인 소형 분석 모델로 나눕니다. 서브시스템 출력 및 다수의 스위치 및 로직을 통과하는 신호 경로에 영향을 주는 블록을 확인할 수 있습니다.

IEC Certification Kit(ISO 26262 및 IEC 61508) 및 DO Qualification Kit(DO-178)을 통해 산업 표준을 지원합니다.

Designing Displays using Model-Based Design

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Paul Urban

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출처: Paul Urban, Simulink Design Verifier 기술 전문가