HDL Verifier를 사용하면 여러분의 시스템 수준 설계 환경을 HDL 설계 환경에서 재사용할 수 있습니다. MATLAB 및 Simulink에서 RTL 설계를 골든 레퍼런스 모델에 대해 테스트하고 검증하며, 시뮬레이터나 하드웨어에서 설계를 디버그하고, 테스트벤치와 검증 IP를 생성할 수 있습니다.
HDL Verifier를 통해 MATLAB 및 Simulink에서 실행되는 테스트벤치와 HDL 시뮬레이터에서 실행되는 RTL 설계를 함께 사용하여 FPGA, ASIC 및 SoC 설계를 검증할 수 있습니다. 이러한 테스트벤치를 AMD®, Altera® 및 Microchip FPGA 개발 보드와 함께 재사용하여 하드웨어 구현을 검증하고 내부 신호에 프로브를 삽입하여 설계를 디버그할 수 있습니다. MATLAB 및 Simulink에서 SystemVerilog 검증 환경에서 사용할 수 있는 UVM(범용 검증 방법론) 컴포넌트를 생성할 수도 있습니다. 이러한 모든 기능은 기존 HDL 코드 및 HDL Coder에서 생성된 코드와 호환됩니다.
ASIC 및 FPGA의 RTL 검증
Cadence®, Synopsys®, Siemens® 및 AMD®의 시뮬레이터와의 연동 시뮬레이션을 통해 MATLAB 및 Simulink 테스트벤치로 HDL 코드를 검증할 수 있습니다. SystemVerilog 검증 환경에 대한 테스트벤치를 생성할 수 있습니다.
하드웨어 기반 검증
MATLAB 및 Simulink 테스트벤치를 사용하여 AMD, Altera 및 Microchip FPGA 보드에 호스트 컴퓨터를 자동으로 연결해 구현을 검증할 수 있습니다. 하드웨어 디버깅을 위해 설계 내 내부 신호에 프로브를 삽입할 수 있습니다.
혼성 신호 설계 및 검증
Design Under Test가 아날로그 회로와 어떻게 상호 작용하는지 평가하려면 Simscape™, SerDes Toolbox™ 또는 Mixed-Signal Blockset™의 아날로그 또는 혼성 신호 모델로부터 SystemVerilog DPI-C 코드를 생성하여 아날로그 기능을 대체할 수 있는 거동 모델을 만들 수 있습니다.
RTL 테스트벤치 생성
ASIC 테스트벤치를 사용해 VCS, Xcelium, Questa 및 Vivado를 비롯한 기능 검증 환경에서 사용하기 위한 SystemVerilog DPI 컴포넌트를 MATLAB 함수 또는 Simulink 서브시스템으로부터 생성할 수 있습니다.
UVM 환경 생성
ASIC 테스트벤치를 사용해 MATLAB 및 Simulink에서 HDL 시뮬레이터를 위한 완전한 UVM(범용 검증 방법론) 테스트벤치를 생성할 수 있습니다. UVMF(UVM 프레임워크)를 위한 완전한 기능을 갖춘 테스트벤치를 생성할 수 있습니다.
SystemC TLM 2.0 트랜잭션 수준 모델 생성
ASIC 테스트벤치를 사용해서 TLM 2.0 인터페이스를 갖춘 SystemC 가상 프로토타입 모델을 생성하여 가상 플랫폼 시뮬레이션에서 사용할 수 있습니다. TLM 생성을 통해 Simulink와 생성된 TLM 컴포넌트 간의 매핑 정보가 담긴 IP-XACT 파일을 생성할 수 있습니다.
제품 관련 자료:
Allegro MicroSystems - MathWorks 및 모델 기반 검증을 사용한 칩 검증 가속화 사례
Allegro MicroSystems는 IC 검증의 시프트 레프트를 통해 IC/ASIC 검증 시간을 단축하고 설계 검증 엔지니어와 시스템 설계자 간의 협업을 가능하게 합니다.
